JPH10112648A - 位相同期ループ - Google Patents
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- JPH10112648A JPH10112648A JP9258224A JP25822497A JPH10112648A JP H10112648 A JPH10112648 A JP H10112648A JP 9258224 A JP9258224 A JP 9258224A JP 25822497 A JP25822497 A JP 25822497A JP H10112648 A JPH10112648 A JP H10112648A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
- H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
- H04N21/41—Structure of client; Structure of client peripherals
- H04N21/426—Internal components of the client ; Characteristics thereof
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 簡単に集積できると同時に満足な制御動作を
有する、位相検出器と、積分制御手段と、比例制御手段
と、制御発振器とを具える位相同期ループを提供する。 【解決手段】 前記積分制御手段を、電源電位と、前記
位相検出器の電流出力部を前記制御発振器の入力部に結
合する信号経路との間に配置した積分キャパシタンスに
よって実現し、前記比例制御手段を、前記位相検出器の
出力部と前記制御発振器の入力部との間の信号経路中に
容量性結合した電圧パルスによって実現した。
有する、位相検出器と、積分制御手段と、比例制御手段
と、制御発振器とを具える位相同期ループを提供する。 【解決手段】 前記積分制御手段を、電源電位と、前記
位相検出器の電流出力部を前記制御発振器の入力部に結
合する信号経路との間に配置した積分キャパシタンスに
よって実現し、前記比例制御手段を、前記位相検出器の
出力部と前記制御発振器の入力部との間の信号経路中に
容量性結合した電圧パルスによって実現した。
Description
【０００１】
【発明の属する技術分野】本発明は、位相検出器と、積
分制御手段と、比例制御手段と、制御発振器とを具える
位相同期ループに関するものである。
分制御手段と、比例制御手段と、制御発振器とを具える
位相同期ループに関するものである。
【０００２】
【従来の技術】位相同期ループ（ＰＬＬ）において、位
相検出器と制御発振器との間に配置されたループフィル
タが制御動作を決定する。この制御動作に関して、前記
ループフィルタを一般に積分制御手段および比例制御手
段で構成する。慣例的な構造において、前記積分制御手
段をキャパシタンスによって得て、前記比例制御手段
を、直列配置され固定電位に結合された抵抗によって得
る。前記位相同期ループを集積回路において実現したい
場合、集積回路における抵抗は、大表面積においてのみ
実現され、その抵抗に関して比較的極度に不正確にしか
実現することができないため、この抵抗に関する問題が
生じる。例えば、Philips IC type SAA 7111において実
現された既知の解決法において、比例成分を発生する前
記制御発振器の制御入力部に電流パルスを用い、この入
力部は、該発振器の周波数を前記電流パルスに応じて変
化させる。前記制御発振器は、前記位相検出器の出力部
に結合した他の入力部を有し、積分成分を発生するため
に電源電位に結合したキャパシタンスに結合され、電圧
感度である。
相検出器と制御発振器との間に配置されたループフィル
タが制御動作を決定する。この制御動作に関して、前記
ループフィルタを一般に積分制御手段および比例制御手
段で構成する。慣例的な構造において、前記積分制御手
段をキャパシタンスによって得て、前記比例制御手段
を、直列配置され固定電位に結合された抵抗によって得
る。前記位相同期ループを集積回路において実現したい
場合、集積回路における抵抗は、大表面積においてのみ
実現され、その抵抗に関して比較的極度に不正確にしか
実現することができないため、この抵抗に関する問題が
生じる。例えば、Philips IC type SAA 7111において実
現された既知の解決法において、比例成分を発生する前
記制御発振器の制御入力部に電流パルスを用い、この入
力部は、該発振器の周波数を前記電流パルスに応じて変
化させる。前記制御発振器は、前記位相検出器の出力部
に結合した他の入力部を有し、積分成分を発生するため
に電源電位に結合したキャパシタンスに結合され、電圧
感度である。
【０００３】
【発明が解決しようとする課題】この回路配置は、前記
制御発振器が電圧依存および電流依存入力部を有するこ
とを必要とする。さらに、結合された前記電流パルスを
制限された勾配でしか発生することができないという欠
点を有する。実際の回路において、特に電流パルスは、
実際的に不可避的に、ｅ関数にほぼ従って延在する立ち
上がりエッジを有する。これは、ＰＬＬの急速な制御動
作を、該ＰＬＬが十分に減衰している場合において前記
電流パルスの影響を受けたエッジによって達成すること
ができないため、前記比例成分の発生が関係する限り欠
点を生じる。
制御発振器が電圧依存および電流依存入力部を有するこ
とを必要とする。さらに、結合された前記電流パルスを
制限された勾配でしか発生することができないという欠
点を有する。実際の回路において、特に電流パルスは、
実際的に不可避的に、ｅ関数にほぼ従って延在する立ち
上がりエッジを有する。これは、ＰＬＬの急速な制御動
作を、該ＰＬＬが十分に減衰している場合において前記
電流パルスの影響を受けたエッジによって達成すること
ができないため、前記比例成分の発生が関係する限り欠
点を生じる。
【０００４】本発明の目的は、いかなる欠点もなく完全
に集積することができ、依然として満足な制御動作を有
する、序章において記載した形式の位相同期ループを提
供することである。
に集積することができ、依然として満足な制御動作を有
する、序章において記載した形式の位相同期ループを提
供することである。
【０００５】
【課題を解決するための手段】本発明によれば、この目
的は、前記積分制御手段を、電源電位と、前記位相検出
器の電流出力部を前記制御発振器の入力部に結合する信
号経路との間に配置した積分キャパシタンスによって実
現し、前記比例制御手段を、前記位相検出器の出力部と
前記制御発振器の入力部との間の信号経路中に容量性結
合した電圧パルスによって実現したことによって解決さ
れる。
的は、前記積分制御手段を、電源電位と、前記位相検出
器の電流出力部を前記制御発振器の入力部に結合する信
号経路との間に配置した積分キャパシタンスによって実
現し、前記比例制御手段を、前記位相検出器の出力部と
前記制御発振器の入力部との間の信号経路中に容量性結
合した電圧パルスによって実現したことによって解決さ
れる。
【０００６】前記積分制御手段を、代わりに、いかなる
欠点もなく、集積回路におけるキャパシタンスとして実
現してもよい。この積分キャパシタンスを、前記位相検
出器の電流出力部と前記制御発振器の入力部との間の信
号経路中に結合する。これを電源電位にも結合する。
欠点もなく、集積回路におけるキャパシタンスとして実
現してもよい。この積分キャパシタンスを、前記位相検
出器の電流出力部と前記制御発振器の入力部との間の信
号経路中に結合する。これを電源電位にも結合する。
【０００７】前記比例制御手段を、前記位相検出器によ
って与えられる電圧パルスによって実現する。これらの
電圧パルスを、前記位相検出器の電流出力部と前記制御
発振器の入力部との間の信号経路中に結合する。この比
例制御手段を、トランジスタおよびキャパシティのみが
この手段に必要なため、集積回路において簡単な方法に
おいて発生することができる。
って与えられる電圧パルスによって実現する。これらの
電圧パルスを、前記位相検出器の電流出力部と前記制御
発振器の入力部との間の信号経路中に結合する。この比
例制御手段を、トランジスタおよびキャパシティのみが
この手段に必要なため、集積回路において簡単な方法に
おいて発生することができる。
【０００８】前記制御動作は、電圧パルスを電流パルス
よりも極めて簡単な方法において急勾配のエッジで発生
することができるため、利点を与える。このため急勾配
エッジ電圧パルスを使用し、ＰＬＬの急速な制御動作の
可能性を与えることができる。
よりも極めて簡単な方法において急勾配のエッジで発生
することができるため、利点を与える。このため急勾配
エッジ電圧パルスを使用し、ＰＬＬの急速な制御動作の
可能性を与えることができる。
【０００９】前記制御発振器の構造も、前記積分制御手
段および比例制御手段の双方を活性化する１つの電圧依
存入力部のみを有するべきであるため、簡単である。
段および比例制御手段の双方を活性化する１つの電圧依
存入力部のみを有するべきであるため、簡単である。
【００１０】本発明の一実施例によれば、前記位相検出
器が電圧源を具え、これら電圧源の出力信号を、前記比
例制御手段を実現する両方の極性に対して別々の制御ス
イッチを経て、前記位相検出器の電流出力部と前記制御
発振器の入力部との間の結合キャパシタンスを介した信
号経路に印加する。前記位相検出器内で、前記比例成分
を発生するパルスを、容易に実現することができるイン
バータによって発生することができる。前記電圧源によ
る出力信号を、個々のキャパシタンスを経て、前記位相
検出器の出力部と前記制御発振器の入力部との間の信号
経路に印加し、その結果前記パルスは、前記信号経路中
に前記比例成分を結合するキャパシタンスにおいて対応
する電圧降下を発生する。
器が電圧源を具え、これら電圧源の出力信号を、前記比
例制御手段を実現する両方の極性に対して別々の制御ス
イッチを経て、前記位相検出器の電流出力部と前記制御
発振器の入力部との間の結合キャパシタンスを介した信
号経路に印加する。前記位相検出器内で、前記比例成分
を発生するパルスを、容易に実現することができるイン
バータによって発生することができる。前記電圧源によ
る出力信号を、個々のキャパシタンスを経て、前記位相
検出器の出力部と前記制御発振器の入力部との間の信号
経路に印加し、その結果前記パルスは、前記信号経路中
に前記比例成分を結合するキャパシタンスにおいて対応
する電圧降下を発生する。
【００１１】本発明の他の実施例によれば、前記信号経
路が位相検出器の出力部を前記制御発振器の入力部にお
いて配置された電圧／電流変換器に結合し、前記制御発
振器がその出力信号の周波数を前記電圧／電流変換器の
出力信号に応じて変化させる。
路が位相検出器の出力部を前記制御発振器の入力部にお
いて配置された電圧／電流変換器に結合し、前記制御発
振器がその出力信号の周波数を前記電圧／電流変換器の
出力信号に応じて変化させる。
【００１２】前記制御発振器が、その入力部において電
圧／電流変換器を設けられ、その電流出力信号に応じて
実際の発振器を制御するような構造を有する場合、前記
電圧／電流変換器の電圧入力部を前記位相検出器の電流
出力部と、前記積分制御手段の積分キャパシタンスと、
前記比例制御手段の電圧パルスとに有利に結合し、これ
らが共に電圧制御信号を供給または表す。
圧／電流変換器を設けられ、その電流出力信号に応じて
実際の発振器を制御するような構造を有する場合、前記
電圧／電流変換器の電圧入力部を前記位相検出器の電流
出力部と、前記積分制御手段の積分キャパシタンスと、
前記比例制御手段の電圧パルスとに有利に結合し、これ
らが共に電圧制御信号を供給または表す。
【００１３】本発明のこれらのおよび他の態様は、以下
に記載の実施例の参照によって明らかになるであろう。
に記載の実施例の参照によって明らかになるであろう。
【００１４】
【発明の実施の形態】図１にブロック図の形態において
示す位相同期ループ（ＰＬＬ）は、位相検出器１と、積
分キャパシタンス２と、制御発振器３とを具える。
示す位相同期ループ（ＰＬＬ）は、位相検出器１と、積
分キャパシタンス２と、制御発振器３とを具える。
【００１５】ＩＮによって示す入力信号を位相検出器１
の第１入力部４に用い、この図において示すＰＬＬをこ
の入力信号に応じて制御する。
の第１入力部４に用い、この図において示すＰＬＬをこ
の入力信号に応じて制御する。
【００１６】制御発振器３による出力信号を、位相検出
器１の第２入力部５に用いる。
器１の第２入力部５に用いる。
【００１７】図１に示す実施例における場合のようにこ
の回路配置にドライバを設けない場合、制御発振器３の
出力信号の周波数を、位相検出器１の第１入力部４にお
ける入力信号ＩＮの周波数と同期させるべきである。
の回路配置にドライバを設けない場合、制御発振器３の
出力信号の周波数を、位相検出器１の第１入力部４にお
ける入力信号ＩＮの周波数と同期させるべきである。
【００１８】この目的のため、位相検出器１の第１出力
部６は、異なった極性の電流パルスを供給し、これらを
積分キャパシタンス２に用い、このキャパシタンスを充
電または放電する。積分キャパシタンス２を電源電位Ｖ
DDに結合する。図１に示すように、前記電流パルスを、
電源電位ＶDDおよび基準電位ＶSSに結合した電流源７お
よび８によって各々発生する。この図において図式的に
示すスイッチ９および１０によって、前記電流源の一方
を短期間位相検出器１の出力部６に接続する。これを、
位相検出器１の２つの入力部４および５における入力信
号の位相関係に応じて行う。これらの２つの入力部にお
ける入力信号間で位相シフトが生じる場合、これらの入
力信号の符号に応じて、電流源７または電流源８を短期
間位相検出器１の出力部６に接続する。このように発生
した電流パルスは、積分キャパシタンス２を適切な符号
で充電する。このとき対応する電圧が積分キャパシタン
ス２の両端間に生じ、この電圧が制御発振器３の入力部
においても生じ、この発振器をその出力信号の周波数に
関して制御する。このように、前記積分制御手段を、電
流源７および８と、積分キャパシタンス２とによって実
現する。
部６は、異なった極性の電流パルスを供給し、これらを
積分キャパシタンス２に用い、このキャパシタンスを充
電または放電する。積分キャパシタンス２を電源電位Ｖ
DDに結合する。図１に示すように、前記電流パルスを、
電源電位ＶDDおよび基準電位ＶSSに結合した電流源７お
よび８によって各々発生する。この図において図式的に
示すスイッチ９および１０によって、前記電流源の一方
を短期間位相検出器１の出力部６に接続する。これを、
位相検出器１の２つの入力部４および５における入力信
号の位相関係に応じて行う。これらの２つの入力部にお
ける入力信号間で位相シフトが生じる場合、これらの入
力信号の符号に応じて、電流源７または電流源８を短期
間位相検出器１の出力部６に接続する。このように発生
した電流パルスは、積分キャパシタンス２を適切な符号
で充電する。このとき対応する電圧が積分キャパシタン
ス２の両端間に生じ、この電圧が制御発振器３の入力部
においても生じ、この発振器をその出力信号の周波数に
関して制御する。このように、前記積分制御手段を、電
流源７および８と、積分キャパシタンス２とによって実
現する。
【００１９】本発明によれば、比例制御手段を、電圧パ
ルスを位相検出器１の出力部６と制御発振器３の入力部
との間の信号経路に印加して実現する。図１の実施例に
おいて、電圧源１１および１２をこの目的に用意し、こ
れらの電圧源を、電源電位Ｖ DDと、あるいは基準電位Ｖ
SSとに接続する。
ルスを位相検出器１の出力部６と制御発振器３の入力部
との間の信号経路に印加して実現する。図１の実施例に
おいて、電圧源１１および１２をこの目的に用意し、こ
れらの電圧源を、電源電位Ｖ DDと、あるいは基準電位Ｖ
SSとに接続する。
【００２０】電圧源１１を、位相検出器１の出力部６と
制御発振器３の入力部との間の信号経路に、この図にお
いて図式的に示す２つのスイッチ１３および１７によっ
て、結合キャパシタンス１５を経て接続可能とする。制
御スイッチ１３および１７を閉じた場合、正電圧パルス
が前記信号経路に結合キャパシタンス１５を経て印加さ
れる。
制御発振器３の入力部との間の信号経路に、この図にお
いて図式的に示す２つのスイッチ１３および１７によっ
て、結合キャパシタンス１５を経て接続可能とする。制
御スイッチ１３および１７を閉じた場合、正電圧パルス
が前記信号経路に結合キャパシタンス１５を経て印加さ
れる。
【００２１】対応するように、電圧源１２を、この信号
経路に、２つの制御可能スイッチ１４および１８と結合
キャパシタンス１６とを経て結合可能とする。この場合
においても、電圧源１１または電圧源１２を、関係する
スイッチ１３、１７および１４、１８の各々によって、
位相検出器１の入力信号の位相関係に応じて、そしてこ
れらの符号に応じて達成する。スイッチ１３、１７、１
４および１８を、代わりに、電圧源１１および１２を通
じて供給するインバータとして実現してもよい。
経路に、２つの制御可能スイッチ１４および１８と結合
キャパシタンス１６とを経て結合可能とする。この場合
においても、電圧源１１または電圧源１２を、関係する
スイッチ１３、１７および１４、１８の各々によって、
位相検出器１の入力信号の位相関係に応じて、そしてこ
れらの符号に応じて達成する。スイッチ１３、１７、１
４および１８を、代わりに、電圧源１１および１２を通
じて供給するインバータとして実現してもよい。
【００２２】積分成分を発生するために比較的大きい値
を有する積分キャパシタンス２と相違し、結合キャパシ
タンス１５および１６は小さい値を有する。これらのキ
ャパシタンス１５および１６を使用し、電圧源１１およ
び１２による出力信号に応じて、対応する電圧信号を位
相検出器１の出力部６と制御発振器３の入力部との間の
信号経路に印加する。
を有する積分キャパシタンス２と相違し、結合キャパシ
タンス１５および１６は小さい値を有する。これらのキ
ャパシタンス１５および１６を使用し、電圧源１１およ
び１２による出力信号に応じて、対応する電圧信号を位
相検出器１の出力部６と制御発振器３の入力部との間の
信号経路に印加する。
【００２３】それによって、前記比例成分を抵抗なしで
実現する。前記信号経路に印加された電圧パルスは極め
て急勾配なエッジを有し、その結果、ＰＬＬの動的な動
作を、小さい位相誤差において、所望のように、前記電
圧パルスを印加する程度に調節することもできる。
実現する。前記信号経路に印加された電圧パルスは極め
て急勾配なエッジを有し、その結果、ＰＬＬの動的な動
作を、小さい位相誤差において、所望のように、前記電
圧パルスを印加する程度に調節することもできる。
【００２４】図２は、位相検出器１の入力信号が、初め
に正でその後に負の互いに関係する位相シフトを有する
場合、制御発振器３の入力部において発生するような、
時間に対する電圧信号を示す。位相検出器１は、ディジ
タルモードにおいて動作してもよく、例えば、この検出
器に印加される２つの入力信号の立ち上がりエッジの相
対的位置のみを評価してもよい。例えば、前記第１信号
の立ち上がりエッジがより早い瞬時において生じる場
合、第１の方向における制御偏移が生じ、前記位相検出
器は、その出力部から正の電流および電圧パルスを供給
する。しかしながら、前記第１信号の立ち上がりエッジ
が前記第２信号の立ち上がりエッジよりも後の瞬時にお
いて現れる場合、負の位相偏移が生じ、位相検出器１は
その出力部から負の電流および電流パルスを供給する。
に正でその後に負の互いに関係する位相シフトを有する
場合、制御発振器３の入力部において発生するような、
時間に対する電圧信号を示す。位相検出器１は、ディジ
タルモードにおいて動作してもよく、例えば、この検出
器に印加される２つの入力信号の立ち上がりエッジの相
対的位置のみを評価してもよい。例えば、前記第１信号
の立ち上がりエッジがより早い瞬時において生じる場
合、第１の方向における制御偏移が生じ、前記位相検出
器は、その出力部から正の電流および電圧パルスを供給
する。しかしながら、前記第１信号の立ち上がりエッジ
が前記第２信号の立ち上がりエッジよりも後の瞬時にお
いて現れる場合、負の位相偏移が生じ、位相検出器１は
その出力部から負の電流および電流パルスを供給する。
【００２５】図２において時間に対して示す制御発振器
３の入力部において生じる電圧信号は、瞬時ｔ1 におい
て値Ｕ0 を有する。この瞬時において、図１に示す位相
検出器１の２つの入力部における入力信号は同相であ
る。瞬時ｔ1 から電圧ジャンプが生じ、これに瞬時ｔ2
までの電圧の線型上昇が続く。瞬時ｔ2 において、瞬時
ｔ1 において生じた電圧ジャンプが逆の符号で再び生じ
る。瞬時ｔ1 およびｔ2間の線型上昇は、前記積分制御
手段によって、したがって、積分キャパシタ２の両端間
の電圧降下によって発生する。この電圧は、位相検出器
１の電流出力部６における対応する充電電流によって発
生する。瞬時ｔ1 においてスイッチオンし、瞬時ｔ2 に
おいてスイッチオフする電圧ジャンプは、前記比例制御
手段によって発生する。その比例成分を、この図におい
て瞬時ｔ1 およびｔ2 間の破線によって示す。
３の入力部において生じる電圧信号は、瞬時ｔ1 におい
て値Ｕ0 を有する。この瞬時において、図１に示す位相
検出器１の２つの入力部における入力信号は同相であ
る。瞬時ｔ1 から電圧ジャンプが生じ、これに瞬時ｔ2
までの電圧の線型上昇が続く。瞬時ｔ2 において、瞬時
ｔ1 において生じた電圧ジャンプが逆の符号で再び生じ
る。瞬時ｔ1 およびｔ2間の線型上昇は、前記積分制御
手段によって、したがって、積分キャパシタ２の両端間
の電圧降下によって発生する。この電圧は、位相検出器
１の電流出力部６における対応する充電電流によって発
生する。瞬時ｔ1 においてスイッチオンし、瞬時ｔ2 に
おいてスイッチオフする電圧ジャンプは、前記比例制御
手段によって発生する。その比例成分を、この図におい
て瞬時ｔ1 およびｔ2 間の破線によって示す。
【００２６】前記比例成分を表すこの電圧ジャンプは瞬
時ｔ1 およびｔ2 間に発生し、電圧源１１をこれらの瞬
時間に制御スイッチ１３および１７によって位相検出器
１の出力部６と制御発振器３の入力部との間の信号経路
に接続する。したがって、対応する電圧信号がこの入力
部に印加される。瞬時ｔ1 およびｔ2 間に前記比例成分
を発生するこの電圧パルスを印加するために、瞬時ｔ1
においてスイッチ１３を開き、スイッチ１７を閉じる。
時ｔ1 およびｔ2 間に発生し、電圧源１１をこれらの瞬
時間に制御スイッチ１３および１７によって位相検出器
１の出力部６と制御発振器３の入力部との間の信号経路
に接続する。したがって、対応する電圧信号がこの入力
部に印加される。瞬時ｔ1 およびｔ2 間に前記比例成分
を発生するこの電圧パルスを印加するために、瞬時ｔ1
においてスイッチ１３を開き、スイッチ１７を閉じる。
【００２７】瞬時ｔ1 およびｔ2 間の信号の上昇を、前
記積分制御手段によって決定する。図１に示す回路配置
において、前記制御スイッチを瞬時ｔ1 およびｔ2 間で
閉じ、その結果、電流源７は積分キャパシタンス２を充
電し、対応する電圧の上昇が制御発振器３の入力部にお
いて生じる。
記積分制御手段によって決定する。図１に示す回路配置
において、前記制御スイッチを瞬時ｔ1 およびｔ2 間で
閉じ、その結果、電流源７は積分キャパシタンス２を充
電し、対応する電圧の上昇が制御発振器３の入力部にお
いて生じる。
【００２８】図２において、前記積分制御手段および比
例制御手段の電圧成分は、互いに重なっている。
例制御手段の電圧成分は、互いに重なっている。
【００２９】図２に示す実施例において、図１の位相検
出器１の２つの入力信号が瞬時ｔ2から再び同相である
とする。このとき図１に示す回路配置の制御スイッチ
９、１０、１７および１８を開き、スイッチ１３および
１４を閉じる。前記比例成分は、瞬時ｔ2 からもはや生
じず、これを、この瞬時において生じる図２の電圧信号
における負のエッジによって示す。しかしながら、前記
積分キャパシタンスはこの瞬時において達成されたこの
値Ｕ2 に依然として充電され、その結果、この瞬時から
瞬時ｔ3 まで、前記信号は、図１に示す配置の積分キャ
パシタンス２の両端間に生じる電圧降下の高さのままで
ある。
出器１の２つの入力信号が瞬時ｔ2から再び同相である
とする。このとき図１に示す回路配置の制御スイッチ
９、１０、１７および１８を開き、スイッチ１３および
１４を閉じる。前記比例成分は、瞬時ｔ2 からもはや生
じず、これを、この瞬時において生じる図２の電圧信号
における負のエッジによって示す。しかしながら、前記
積分キャパシタンスはこの瞬時において達成されたこの
値Ｕ2 に依然として充電され、その結果、この瞬時から
瞬時ｔ3 まで、前記信号は、図１に示す配置の積分キャ
パシタンス２の両端間に生じる電圧降下の高さのままで
ある。
【００３０】図２に示す電圧信号の変化に関して、この
信号の瞬時ｔ3 から、図１に示す位相検出器の２つの入
力信号はもはや同相ではなく、瞬時ｔ1 およびｔ2 間の
位相関係と比較して、ここではこれらの信号の位相シフ
トは逆の符号で生じるとする。ここでは、位相誤差は負
である。
信号の瞬時ｔ3 から、図１に示す位相検出器の２つの入
力信号はもはや同相ではなく、瞬時ｔ1 およびｔ2 間の
位相関係と比較して、ここではこれらの信号の位相シフ
トは逆の符号で生じるとする。ここでは、位相誤差は負
である。
【００３１】前記積分成分を発生するために、スイッチ
１０を閉じ、その結果、ここでは図１に示す回路配置の
電流源８は、積分キャパシタンス８を逆の符号で充電ま
たは放電する。同時に、前記比例成分を発生するために
スイッチ１４は開き、スイッチ１８は閉じ、その結果、
電圧源１２による出力信号は、結合キャパシタンス１６
を経て、位相検出器の出力部６と制御発振器３の入力部
との接続部に印加される。図２において、この負の電圧
パルスを、瞬時ｔ3 およびｔ4 間に見ることができる。
１０を閉じ、その結果、ここでは図１に示す回路配置の
電流源８は、積分キャパシタンス８を逆の符号で充電ま
たは放電する。同時に、前記比例成分を発生するために
スイッチ１４は開き、スイッチ１８は閉じ、その結果、
電圧源１２による出力信号は、結合キャパシタンス１６
を経て、位相検出器の出力部６と制御発振器３の入力部
との接続部に印加される。図２において、この負の電圧
パルスを、瞬時ｔ3 およびｔ4 間に見ることができる。
【００３２】瞬時ｔ3 およびｔ4 間に、前記積分キャパ
シタンスは再び充電され、その結果、図２に示す例にお
いて電圧Ｕ4 が瞬時ｔ4 において生じ、この例において
この電圧はＵ0 に等しく、電圧Ｕ2 より低い。瞬時ｔ4
から、位相検出器１の入力信号は、再びこれらの通常の
位相位置になる。
シタンスは再び充電され、その結果、図２に示す例にお
いて電圧Ｕ4 が瞬時ｔ4 において生じ、この例において
この電圧はＵ0 に等しく、電圧Ｕ2 より低い。瞬時ｔ4
から、位相検出器１の入力信号は、再びこれらの通常の
位相位置になる。
【００３３】この例において制御発振器３の入力部にお
いて生じる図２に示す電圧信号は、重なった形態におけ
る、前記比例制御手段および積分制御手段の電圧パルス
を示す。これは明らかに、特に前記比例成分を、本発明
による回路配置を使用した場合、抵抗の使用をこの目的
のために必要とすることなく、極めて急勾配のエッジで
もって発生することができることを示す。これらの急勾
配のエッジに応じて、前記制御動作を所望なように調節
することができる。
いて生じる図２に示す電圧信号は、重なった形態におけ
る、前記比例制御手段および積分制御手段の電圧パルス
を示す。これは明らかに、特に前記比例成分を、本発明
による回路配置を使用した場合、抵抗の使用をこの目的
のために必要とすることなく、極めて急勾配のエッジで
もって発生することができることを示す。これらの急勾
配のエッジに応じて、前記制御動作を所望なように調節
することができる。
【図１】位相検出器と、積分制御手段と、比例制御手段
と、電圧制御発振器とを具える、本発明による位相同期
ループのブロック図である。
と、電圧制御発振器とを具える、本発明による位相同期
ループのブロック図である。
【図２】図１の回路配置において生じる、時間に対する
電圧信号を、前記積分制御手段および比例制御手段の電
圧信号の重なりによって示すグラフである。
電圧信号を、前記積分制御手段および比例制御手段の電
圧信号の重なりによって示すグラフである。
１ 位相検出器 ２ 積分キャパシタンス ３ 制御発振器 ４ 第１入力部 ５ 第２入力部 ６ 第１出力部 ７、８ 電流源 ９、１０、１３、１４、１７、１８ スイッチ １１、１２ 電圧源 １５、１６ 結合キャパシタンス
Claims (8)
- 【請求項１】 位相検出器と、積分制御手段と、比例制
御手段と、制御発振器とを具える位相同期ループにおい
て、前記積分制御手段を、電源電位と、前記位相検出器
の電流出力部を前記制御発振器の入力部に結合する信号
経路との間に配置した積分キャパシタンスによって実現
し、前記比例制御手段を、前記位相検出器の出力部と前
記制御発振器の入力部との間の信号経路中に容量性結合
した電圧パルスによって実現したことを特徴とする位相
同期ループ。 - 【請求項２】 請求項１に記載の位相同期ループにおい
て、前記位相検出器が電圧源を具え、これら電圧源の出
力信号を、前記比例制御手段を実現する両方の極性に対
して別々の制御スイッチを経て、前記位相検出器の電流
出力部と前記制御発振器の入力部との間の結合キャパシ
タンスを介した信号経路に印加するようにしたことを特
徴とする位相同期ループ。 - 【請求項３】 請求項１または２に記載の位相同期ルー
プにおいて、前記信号経路が位相検出器の出力部を前記
制御発振器の入力部において配置された電圧／電流変換
器に結合し、前記制御発振器がその出力信号の周波数を
前記電圧／電流変換器の出力信号に応じて変化させるよ
うにしたことを特徴とする位相同期ループ。 - 【請求項４】 請求項１ないし３のいずれか１項に記載
の位相同期ループにおいて、周波数ドライバを前記制御
発振器と前記位相検出器の一方の入力端子との間に配置
したことを特徴とする位相同期ループ。 - 【請求項５】 請求項１ないし４のいずれか１項に記載
の位相同期ループにおいて、前記電圧源を制御可能電圧
源として実現したことを特徴とする位相同期ループ。 - 【請求項６】 請求項１ないし５のいずれか１項に記載
の位相同期ループにおいて、前記制御スイッチを制御イ
ンバータとして実現したことを特徴とする位相同期ルー
プ。 - 【請求項７】 請求項１ないし５のいずれか１項に記載
の位相同期ループの出力信号によって少なくとも部分的
にクロック制御される、アナログ画像信号をディジタル
画像信号に変換し、前記ディジタル画像信号を復号化す
る回路配置。 - 【請求項８】 請求項７に記載の回路配置を含む画像表
示装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19639370A DE19639370A1 (de) | 1996-09-25 | 1996-09-25 | Phasenregelkreis |
| DE19639370:1 | 1996-09-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10112648A true JPH10112648A (ja) | 1998-04-28 |
Family
ID=7806851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9258224A Pending JPH10112648A (ja) | 1996-09-25 | 1997-09-24 | 位相同期ループ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0833452A1 (ja) |
| JP (1) | JPH10112648A (ja) |
| DE (1) | DE19639370A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019153962A (ja) * | 2018-03-05 | 2019-09-12 | ザインエレクトロニクス株式会社 | Ｐｌｌ回路およびｃｄｒ装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4407031B2 (ja) | 2000-09-21 | 2010-02-03 | ソニー株式会社 | 位相同期ループ回路および遅延同期ループ回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5827438A (ja) * | 1981-08-12 | 1983-02-18 | Fujitsu Ltd | Ｐｌｌ回路 |
| NL8702424A (nl) * | 1987-10-12 | 1989-05-01 | Philips Nv | Oscillatorschakeling met een faseregellus. |
| JP2855628B2 (ja) * | 1988-05-11 | 1999-02-10 | セイコーエプソン株式会社 | 位相同期回路 |
| US4885554A (en) * | 1988-12-16 | 1989-12-05 | Tektronix, Inc. | Phase-offset signal generator |
-
1996
- 1996-09-25 DE DE19639370A patent/DE19639370A1/de not_active Withdrawn
-
1997
- 1997-09-18 EP EP97202867A patent/EP0833452A1/de not_active Withdrawn
- 1997-09-24 JP JP9258224A patent/JPH10112648A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019153962A (ja) * | 2018-03-05 | 2019-09-12 | ザインエレクトロニクス株式会社 | Ｐｌｌ回路およびｃｄｒ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0833452A1 (de) | 1998-04-01 |
| DE19639370A1 (de) | 1998-03-26 |
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