JPH0325102B2 - - Google Patents
Info
- Publication number
- JPH0325102B2 JPH0325102B2 JP60190886A JP19088685A JPH0325102B2 JP H0325102 B2 JPH0325102 B2 JP H0325102B2 JP 60190886 A JP60190886 A JP 60190886A JP 19088685 A JP19088685 A JP 19088685A JP H0325102 B2 JPH0325102 B2 JP H0325102B2
- Authority
- JP
- Japan
- Prior art keywords
- phase
- operational amplifier
- input
- output
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000001052 transient effect Effects 0.000 claims description 11
- 239000003990 capacitor Substances 0.000 claims description 7
- 101100082028 Arabidopsis thaliana PLL2 gene Proteins 0.000 description 13
- 101100350613 Arabidopsis thaliana PLL1 gene Proteins 0.000 description 12
- 239000010453 quartz Substances 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 230000001629 suppression Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/22—Arrangements for detecting or preventing errors in the information received using redundant apparatus to increase reliability
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Analogue/Digital Conversion (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
この発明は、PCMスイツチング、より詳しく
言うと、一方のチヤネルから他方のチヤネルにデ
イジタル信号のスイツチングを行う際に生ずる過
渡ジツタを抑制する装置に関する。
言うと、一方のチヤネルから他方のチヤネルにデ
イジタル信号のスイツチングを行う際に生ずる過
渡ジツタを抑制する装置に関する。
異なつた位相で入力される、同一符号の二つの
デイジタル信号間でスイツチングを行なう際に
は、このとき発生する過渡ジツタを、国際リコメ
ンデイシヨン（CCITTのRecommendation
G.703）により予め定められた振幅と周波数の制
限内に抑えて、スイツチング動作の下流でデイジ
タル信号の所望の質が確保されるようにする必要
があることが知られている。
デイジタル信号間でスイツチングを行なう際に
は、このとき発生する過渡ジツタを、国際リコメ
ンデイシヨン（CCITTのRecommendation
G.703）により予め定められた振幅と周波数の制
限内に抑えて、スイツチング動作の下流でデイジ
タル信号の所望の質が確保されるようにする必要
があることが知られている。
この問題の公知の解決法は、スイツチング動作
を行なう前に入力デイジタル信号のアライメント
ワード（alignment word）を用いて、スイツチ
の下流でデイジタル信号からなるクロツク信号の
周波数を同期するものであつた。
を行なう前に入力デイジタル信号のアライメント
ワード（alignment word）を用いて、スイツチ
の下流でデイジタル信号からなるクロツク信号の
周波数を同期するものであつた。
この解決法は、スイツチング時のデイジタル信
号の過渡ジツタを論理的に防止するものであつた
が、アライメントワード検出回路を必要とするた
め、複雑化していた。
号の過渡ジツタを論理的に防止するものであつた
が、アライメントワード検出回路を必要とするた
め、複雑化していた。
この発明の目的は、従来の過渡ジツタ抑制スイ
ツチングについての上述の欠点及び他の欠点を解
決することにある。
ツチングについての上述の欠点及び他の欠点を解
決することにある。
詳述すると、スイツチングの際にPCM信号の
過渡ジツタを抑制する、本発明による装置は、出
力と制御入力を備えた定周波数発振器と：入力チ
ヤネルに接続された入力と定周波数発振器に接続
された別の入力を各々備えた第１及び第２の位相
制御回路であつて、位相制御回路の各々は、入力
間の位相差を検出して位相差に比例した制御電圧
を発生する第１及び第２の位相制御回路と：第１
及び第２の位相制御回路の一方からその制御電圧
を定周波数発振器の制御入力に印加して、定周波
数発振器の出力信号の位相を相応して変えること
により入力信号と同期させる接続手段と、第１及
び第２の位相制御回路の各々に設けられた制御電
圧蓄積手段と：該一方の位相制御回路から他方の
位相制御回路の制御電圧蓄積手段に制御電圧を印
加することにより、スイツチング時に、該他方の
位相制御回路が、その制御電圧を定周波数発振器
の制御入力に印加する前に、該一方の位相制御回
路の制御電圧に等しい初期値を持つ過渡電圧を周
波数発振器の制御入力に印加する別の接続手段と
からなることを特徴とする。
過渡ジツタを抑制する、本発明による装置は、出
力と制御入力を備えた定周波数発振器と：入力チ
ヤネルに接続された入力と定周波数発振器に接続
された別の入力を各々備えた第１及び第２の位相
制御回路であつて、位相制御回路の各々は、入力
間の位相差を検出して位相差に比例した制御電圧
を発生する第１及び第２の位相制御回路と：第１
及び第２の位相制御回路の一方からその制御電圧
を定周波数発振器の制御入力に印加して、定周波
数発振器の出力信号の位相を相応して変えること
により入力信号と同期させる接続手段と、第１及
び第２の位相制御回路の各々に設けられた制御電
圧蓄積手段と：該一方の位相制御回路から他方の
位相制御回路の制御電圧蓄積手段に制御電圧を印
加することにより、スイツチング時に、該他方の
位相制御回路が、その制御電圧を定周波数発振器
の制御入力に印加する前に、該一方の位相制御回
路の制御電圧に等しい初期値を持つ過渡電圧を周
波数発振器の制御入力に印加する別の接続手段と
からなることを特徴とする。
本発明による過渡ジツタ抑制スイツチングは、
従来のものよりも簡便でしかも安価であるという
利点を持つ回路を設けることによつて、発生する
過渡ジツタを所定の制限内に抑えるものである。
従来のものよりも簡便でしかも安価であるという
利点を持つ回路を設けることによつて、発生する
過渡ジツタを所定の制限内に抑えるものである。
本発明のこのような特徴及び他の特徴につい
て、添付図面に示した好ましい一実施例を説明し
ながら明らかにする。なお、この実施例は、単な
る例示であつてこれに限定されるものではない。
て、添付図面に示した好ましい一実施例を説明し
ながら明らかにする。なお、この実施例は、単な
る例示であつてこれに限定されるものではない。
添付図面において、符号CK１は、入力１にお
けるデイジタル信号からなるクロツク信号を示
し、符号CK２は、入力２におけるデイジタル信
号からなるクロツク信号を示す。符号REF CK
は、公知の電圧制御クオーツ発振器VCXOによ
り出される基準クロツク信号を示すもので、２個
の同一の自動位相制御回路PLL１とPLL２の各
入力に入れられる。これらの回路は、電圧制御ク
オーツ発振器VCXOの位相を同じ方法で交互に
制御する。
けるデイジタル信号からなるクロツク信号を示
し、符号CK２は、入力２におけるデイジタル信
号からなるクロツク信号を示す。符号REF CK
は、公知の電圧制御クオーツ発振器VCXOによ
り出される基準クロツク信号を示すもので、２個
の同一の自動位相制御回路PLL１とPLL２の各
入力に入れられる。これらの回路は、電圧制御ク
オーツ発振器VCXOの位相を同じ方法で交互に
制御する。
付号Ｉ１とＩ２は、スイツチを示すもので、こ
れらのスイツチは、所定のロジツクにより、符号
CK１を付した入力１のデイジタル信号からなる
クロツク信号に対する発振器VCXOの位相ラツ
チを、位相制御回路PLL１を介して、又は、符
号CK２を付した入力２のデイジタル信号からな
るクロツク信号に対する発振器VCXOの位相ラ
ツチを、位相制御回路PLL２を介して行なう。
れらのスイツチは、所定のロジツクにより、符号
CK１を付した入力１のデイジタル信号からなる
クロツク信号に対する発振器VCXOの位相ラツ
チを、位相制御回路PLL１を介して、又は、符
号CK２を付した入力２のデイジタル信号からな
るクロツク信号に対する発振器VCXOの位相ラ
ツチを、位相制御回路PLL２を介して行なう。
Δφは、公知の位相比較回路を示すもので、デ
イジタル信号からなる入力１におけるクロツク信
号CK１、又は入力２におけるクロツク信号CK２
の位相と、基準クロツク信号REF CKの位相を
比較する。
イジタル信号からなる入力１におけるクロツク信
号CK１、又は入力２におけるクロツク信号CK２
の位相と、基準クロツク信号REF CKの位相を
比較する。
信号Vx１は、演算増幅器IC３に対する入力を
示すもので、位相比較回路Δφに対する二つの入
力信号CK１とREF CK間の位相差に比例した大
きさを持つ直流電圧である。
示すもので、位相比較回路Δφに対する二つの入
力信号CK１とREF CK間の位相差に比例した大
きさを持つ直流電圧である。
信号Ｖ３は、演算増幅器IC３の出力電圧を示
すもので、スイツチＩ１が閉じ、かつスイツチＩ
２が開いていると、電圧制御クオーツ発振器
VCXOの制御電圧Vc１に等しい電圧である。こ
の電圧Ｖ３は、位相制御回路PLL１の演算増幅
器IC４の第１入力端子と位相制御回路PLL２の
演算増幅器IC２の第１入力端子にも印加される。
すもので、スイツチＩ１が閉じ、かつスイツチＩ
２が開いていると、電圧制御クオーツ発振器
VCXOの制御電圧Vc１に等しい電圧である。こ
の電圧Ｖ３は、位相制御回路PLL１の演算増幅
器IC４の第１入力端子と位相制御回路PLL２の
演算増幅器IC２の第１入力端子にも印加される。
信号Vx２は、演算増幅器IC１の非反転入力を
示すもので、位相制御回路PLL２の位相比較回
路Δφに対する二つの入力信号CK２とREF CK
間の位相差に比例した大きさを持つ直流電圧であ
る。
示すもので、位相制御回路PLL２の位相比較回
路Δφに対する二つの入力信号CK２とREF CK
間の位相差に比例した大きさを持つ直流電圧であ
る。
信号Ｖ１は、演算増幅器IC１からの出力電圧
を示し、これは、スイツチＩ２を閉じるとともに
スイツチＩ１を開いたときの電圧制御クオーツ発
振器VCXOの制御電圧に等しい。この電圧Ｖ１
は、位相制御回路PLL２の演算増幅器IC２の第
２の非反転入力端子と、位相制御回路PLL１の
演算増幅器IC４の第２の反転入力端子に入力さ
れる。
を示し、これは、スイツチＩ２を閉じるとともに
スイツチＩ１を開いたときの電圧制御クオーツ発
振器VCXOの制御電圧に等しい。この電圧Ｖ１
は、位相制御回路PLL２の演算増幅器IC２の第
２の非反転入力端子と、位相制御回路PLL１の
演算増幅器IC４の第２の反転入力端子に入力さ
れる。
信号Ｖ２は、位相制御回路PLL２の演算増幅
器IC２からの出力電圧を示し、符号Ｉ３は、ス
イツチＩ１を閉じスイツチＩ２を開くと閉じるス
イツチを示すものである。スイツチＩ３を閉じる
ことにより、抵抗器Ｒ１１，Ｒ１２とコンデンサ
１１からなる、位相制御回路PLL２の記憶回路
に信号電圧Ｖ２が印加される。抵抗器Ｒ１３は、
位相制御回路PLL２の記憶回路の出力と演算増
幅器IC１の第２の反転入力端子間に設けられた
整合抵抗器である。
器IC２からの出力電圧を示し、符号Ｉ３は、ス
イツチＩ１を閉じスイツチＩ２を開くと閉じるス
イツチを示すものである。スイツチＩ３を閉じる
ことにより、抵抗器Ｒ１１，Ｒ１２とコンデンサ
１１からなる、位相制御回路PLL２の記憶回路
に信号電圧Ｖ２が印加される。抵抗器Ｒ１３は、
位相制御回路PLL２の記憶回路の出力と演算増
幅器IC１の第２の反転入力端子間に設けられた
整合抵抗器である。
信号Ｖ４は、位相制御回路PLL１の演算増幅
器IC４からの出力電圧を示すものである。符号
Ｉ４は、スイツチＩ２を閉じスイツチＩ１を開い
たときに閉じるスイツチを示すもので、スイツチ
Ｉ４が閉じると、抵抗器Ｒ１，Ｒ２とコンデンサ
Ｃ１からなる位相制御回路PLL１の記憶回路に
信号電圧Ｖ４が印加される。符号Ｒ３は、位相制
御回路PLL１の記憶回路の出力と演算増幅器IC
３の第２の反転入力端子間に設けた整合抵抗器を
示すものである。
器IC４からの出力電圧を示すものである。符号
Ｉ４は、スイツチＩ２を閉じスイツチＩ１を開い
たときに閉じるスイツチを示すもので、スイツチ
Ｉ４が閉じると、抵抗器Ｒ１，Ｒ２とコンデンサ
Ｃ１からなる位相制御回路PLL１の記憶回路に
信号電圧Ｖ４が印加される。符号Ｒ３は、位相制
御回路PLL１の記憶回路の出力と演算増幅器IC
３の第２の反転入力端子間に設けた整合抵抗器を
示すものである。
次に、本発明による回路の動作原理について、
添付図面を参照しながら説明する。
添付図面を参照しながら説明する。
ここで電圧制御クオーツ発振器VCXOが、第
１入力CK１のデイジタル信号からなるクロツク
信号に位相ラツチされ、スイツチＩ１とＩ３が閉
じ、スイツチＩ２とＩ４が開いているとする。
１入力CK１のデイジタル信号からなるクロツク
信号に位相ラツチされ、スイツチＩ１とＩ３が閉
じ、スイツチＩ２とＩ４が開いているとする。
電圧V3＝Vc１は、電圧制御クオーツ発振器
VCXOの位相を制御するとともに、位相制御回
路PLL２の演算増幅器IC２の反転入力端子に印
加され、この演算増幅器の出力に、コンデンサＣ
１１と抵抗器Ｒ１２とＲ１３からなる、位相制御
回路PLL２の記憶回路を充電する電圧Ｖ２を発
生する。すると、位相制御回路PLL２の演算増
幅器IC１の入力には、入力信号電圧Vx２の値と
は無関係に、位相制御回路PLL２の演算増幅器
IC１からの出力信号電圧Ｖ１をVc１に等しい値
に保持するように負帰還電圧が生じる。
VCXOの位相を制御するとともに、位相制御回
路PLL２の演算増幅器IC２の反転入力端子に印
加され、この演算増幅器の出力に、コンデンサＣ
１１と抵抗器Ｒ１２とＲ１３からなる、位相制御
回路PLL２の記憶回路を充電する電圧Ｖ２を発
生する。すると、位相制御回路PLL２の演算増
幅器IC１の入力には、入力信号電圧Vx２の値と
は無関係に、位相制御回路PLL２の演算増幅器
IC１からの出力信号電圧Ｖ１をVc１に等しい値
に保持するように負帰還電圧が生じる。
デイジタル入力信号間のスイツチングがなされ
ると、すなわち電圧制御クオーツ発振器VCXO
が、第２入力CK２のデイジタル信号からなるク
ロツク信号に位相ラツチされると、スイツチＩ１
とＩ３が開きスイツチＩ２とＩ４が閉じる。
ると、すなわち電圧制御クオーツ発振器VCXO
が、第２入力CK２のデイジタル信号からなるク
ロツク信号に位相ラツチされると、スイツチＩ１
とＩ３が開きスイツチＩ２とＩ４が閉じる。
電圧制御クオーツ発振器VCXOに対する制御
電圧は、最初、Ｖ１＝Vc１であり、コンデンサ
Ｃ１１の充電電圧により同じ値に維持される。
電圧は、最初、Ｖ１＝Vc１であり、コンデンサ
Ｃ１１の充電電圧により同じ値に維持される。
信号電圧Ｖ１は、ついで、コンデンサＣ１１の
抵抗器１２での放電に等しい速度で、発振器
VCXOの制御電圧の新しい値に等しい新値Vc２
に移行する。
抵抗器１２での放電に等しい速度で、発振器
VCXOの制御電圧の新しい値に等しい新値Vc２
に移行する。
コンデンサＣ１と抵抗器Ｒ２からなる記憶回路
の放電時定数は、Ｔ＝C1R2で与えられ、この値
は、信号に加わる過渡ジツタが、国際リコメンデ
イシヨン（CCITTのRecommendation G.703）
により予め定められた振幅と周波数の制限内にあ
るように定める。
の放電時定数は、Ｔ＝C1R2で与えられ、この値
は、信号に加わる過渡ジツタが、国際リコメンデ
イシヨン（CCITTのRecommendation G.703）
により予め定められた振幅と周波数の制限内にあ
るように定める。
スイツチングによる過渡現象がおさまつたら、
位相制御回路PLL１が、位相制御回路PLL２に
ついて説明したように動作する。
位相制御回路PLL１が、位相制御回路PLL２に
ついて説明したように動作する。
すなわち、電圧Ｖ１＝Vc２は、電圧制御クオ
ーツ発振器VCXOの位相を制御するとともに、
位相制御回路PLL１の演算増幅器IC４の入力端
子に印加されて、この増幅器の出力に、位相制御
回路PLL１の記憶回路を充電する信号電圧Ｖ４
を出す。この出力は、位相制御回路PLL１の演
算増幅器IC３の入力端子に、入力電圧Vx１の値
とは関係なく、位相制御回路PLL１の演算増幅
器IC３から出力の信号電圧Ｖ３を、Vc２に等し
い値に保持できる負帰還電圧を与える。
ーツ発振器VCXOの位相を制御するとともに、
位相制御回路PLL１の演算増幅器IC４の入力端
子に印加されて、この増幅器の出力に、位相制御
回路PLL１の記憶回路を充電する信号電圧Ｖ４
を出す。この出力は、位相制御回路PLL１の演
算増幅器IC３の入力端子に、入力電圧Vx１の値
とは関係なく、位相制御回路PLL１の演算増幅
器IC３から出力の信号電圧Ｖ３を、Vc２に等し
い値に保持できる負帰還電圧を与える。
添付図面は、本発明による電気回路のブロツク
図を示すものである。
図を示すものである。
Claims (1)
- 【特許請求の範囲】 １ 出力と制御入力を備えた定周波数発振器と、 入力チヤネルに接続された入力と定周波数発振
器の出力に接続された別の入力を各々備えた第１
及び第２の位相制御回路であつて、位相制御回路
の各々は、入力間の位相差を検出して位相差に比
例した制御電圧を発生する第１及び第２の位相制
御回路と、 第１及び第２の位相制御回路の一方からその制
御電圧を定周波数発振器の制御入力に印加して、
定周波数発振器の出力信号の位相を相応して変え
ることにより入力信号と同期させる接続手段と、 第１及び第２の位相制御回路の各々に設けられ
た制御電圧蓄積手段と、 該一方の位相制御回路から他方の位相制御回路
の制御電圧蓄積手段に制御電圧を印加することに
より、スイツチング時に、該他方の位相制御回路
が、その制御電圧を定周波数発振器の制御入力に
印加する前に、該一方の位相制御回路の制御電圧
に等しい初期値を持つ過渡電圧を定周波数発振器
の制御入力に印加する別の接続手段とからなる、
第１及び第２のチヤネル間でのスイツチング時の
過渡ジツタを抑制する装置。 ２ 前記位相制御回路の各々は、位相比較器と第
１の演算増幅器とを備え、該位相比較器は、前記
発振器に接続された出力と、各入力チヤネルに接
続された第１及び第２の入力とを有し、該演算増
幅器は、第１及び第２の入力並びに出力を有し、
該位相比較器には、その出力を該演算増幅器の第
１入力に送るフイルタ手段が設けられ、該演算増
幅器の出力が、前記制御電圧を構成する、特許請
求の範囲第１項に記載の装置。 ３ 前記第１の該演算増幅器の出力からその第２
の入力に帰還路を設けた、特許請求の範囲第２項
に記載の装置。 ４ 前記帰還路に抵抗器を設けた、特許請求の範
囲第３項に記載の装置。 ５ 作動状態になると、前記演算増幅器の出力を
該増幅器と連動する蓄積手段から切り離したまま
にするスイツチ手段を、前記位相制御回路の各々
に設けた、特許請求の範囲第２項記載の装置。 ６ 前記別の接続手段は、前記蓄積手段に接続さ
れた出力を備えた第２の演算増幅器を有する、特
許請求の範囲第１項に記載の装置。 ７ 前記蓄積手段は、コンデンサからなる、特許
請求の範囲第１項に記載の装置。 ８ 前記蓄積手段を前記第１の演算増幅器の第２
入力に接続する抵抗性素子を設けた、特許請求の
範囲第２項の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/654,337 US4600896A (en) | 1984-09-25 | 1984-09-25 | Circuit for limiting jitter transients during switching of phase control signals to an oscillator |
| US654337 | 1984-09-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6181022A JPS6181022A (ja) | 1986-04-24 |
| JPH0325102B2 true JPH0325102B2 (ja) | 1991-04-05 |
Family
ID=24624450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60190886A Granted JPS6181022A (ja) | 1984-09-25 | 1985-08-29 | スイツチングの際の過渡ジツタを抑制する回路 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4600896A (ja) |
| EP (1) | EP0175888B1 (ja) |
| JP (1) | JPS6181022A (ja) |
| AU (1) | AU587583B2 (ja) |
| CA (1) | CA1213946A (ja) |
| DE (1) | DE3583268D1 (ja) |
| IT (1) | IT1175870B (ja) |
| ZA (1) | ZA856787B (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4600896A (en) * | 1984-09-25 | 1986-07-15 | Gte Communication Systems Corporation | Circuit for limiting jitter transients during switching of phase control signals to an oscillator |
| US4752749A (en) * | 1986-12-22 | 1988-06-21 | Rockwell International Corporation | Fast response tuner |
| US4914404A (en) * | 1988-08-02 | 1990-04-03 | Siemens Aktiengesellschaft | Method for synchronization of a signal frequency to interference-prone reference signal frequencies |
| US5260979A (en) * | 1991-05-28 | 1993-11-09 | Codex Corp. | Circuit and method of switching between redundant clocks for a phase lock loop |
| JP3208736B2 (ja) * | 1991-11-08 | 2001-09-17 | ソニー株式会社 | Ｐｌｌ回路 |
| DE4408852C1 (de) * | 1994-03-16 | 1994-11-17 | Ant Nachrichtentech | Verfahren zur Bereitstellung eines Rahmentaktes sowie Anordnung und Anwendung |
| KR0177731B1 (ko) * | 1994-09-15 | 1999-05-15 | 정장호 | 망동기용 디지탈 위상동기루프 제어방법 |
| SE505403C2 (sv) * | 1995-11-30 | 1997-08-18 | Ericsson Telefon Ab L M | Förfarande för reducering av transienter i ett redundant klocksignalgenererande system |
| WO1998024185A1 (de) * | 1996-11-26 | 1998-06-04 | Siemens Aktiengesellschaft | Synchronisationseinrichtung einer baugruppe |
| US5986486A (en) * | 1997-11-10 | 1999-11-16 | Adc Telecommunications, Inc. | Circuits and methods for a phase lock loop for synchronous reference clocks |
| US7140952B1 (en) * | 2005-09-22 | 2006-11-28 | Pratt & Whitney Canada Corp. | Oxidation protected blade and method of manufacturing |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4511859A (en) * | 1982-08-30 | 1985-04-16 | At&T Bell Laboratories | Apparatus for generating a common output signal as a function of any of a plurality of diverse input signals |
| US4600896A (en) * | 1984-09-25 | 1986-07-15 | Gte Communication Systems Corporation | Circuit for limiting jitter transients during switching of phase control signals to an oscillator |
-
1984
- 1984-09-25 US US06/654,337 patent/US4600896A/en not_active Expired - Fee Related
- 1984-10-19 IT IT23237/84A patent/IT1175870B/it active
-
1985
- 1985-06-14 CA CA000484092A patent/CA1213946A/en not_active Expired
- 1985-08-02 DE DE8585109756T patent/DE3583268D1/de not_active Expired - Lifetime
- 1985-08-02 EP EP85109756A patent/EP0175888B1/en not_active Expired - Lifetime
- 1985-08-29 JP JP60190886A patent/JPS6181022A/ja active Granted
- 1985-09-04 ZA ZA856787A patent/ZA856787B/xx unknown
- 1985-09-24 AU AU47824/85A patent/AU587583B2/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| IT8423237A1 (it) | 1986-04-19 |
| IT8423237A0 (it) | 1984-10-19 |
| US4600896A (en) | 1986-07-15 |
| AU4782485A (en) | 1986-04-10 |
| EP0175888A3 (en) | 1987-11-11 |
| DE3583268D1 (de) | 1991-07-25 |
| EP0175888A2 (en) | 1986-04-02 |
| CA1213946A (en) | 1986-11-12 |
| IT1175870B (it) | 1987-07-15 |
| EP0175888B1 (en) | 1991-06-19 |
| AU587583B2 (en) | 1989-08-24 |
| JPS6181022A (ja) | 1986-04-24 |
| ZA856787B (en) | 1986-05-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950028348A (ko) | 클록 재생 회로 및 이 클록 재생 회로등에 사용되는 소자들 | |
| JPH0325102B2 (ja) | ||
| EP0195500B1 (en) | Charge-pump circuit for a phase-locked loop | |
| JPH11261412A (ja) | 位相比較回路 | |
| JPS6342971B2 (ja) | ||
| JPH08330950A (ja) | クロック再生回路 | |
| JPS62199119A (ja) | 位相同期回路 | |
| EP1006660A2 (en) | Clock reproduction and identification apparatus | |
| JPH1093406A (ja) | タイミング発生装置 | |
| US4345219A (en) | Frequency agile hold-sample-hold phase detector | |
| JPH07162296A (ja) | ディジタル位相同期回路 | |
| JP2844596B2 (ja) | Ｐｌｌ回路 | |
| JPH04343524A (ja) | Ｐｌｌ回路 | |
| JP2813183B2 (ja) | 周波数位相同期回路 | |
| JPS6297428A (ja) | Ｐｌｌ回路 | |
| RU2167493C1 (ru) | Устройство синхронизации | |
| JP4072784B2 (ja) | スィープジェネレータを備えるｐｌｌ回路 | |
| JPH06224752A (ja) | 位相比較装置および位相比較方法 | |
| JPH10112648A (ja) | 位相同期ループ | |
| JP2976723B2 (ja) | 半導体装置 | |
| JPS58134531A (ja) | Ｐｌｌ用ル−プフイルタ | |
| JPH0641392Y2 (ja) | 位相比較器 | |
| KR920000166B1 (ko) | 디지탈 자기조절 클럭 재생회로 및 방식 | |
| JPH02311021A (ja) | 位相同期ループ回路 | |
| JPH05110429A (ja) | フエーズロツクドループ回路 |