JPS5827438A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPS5827438A JPS5827438A JP56126248A JP12624881A JPS5827438A JP S5827438 A JPS5827438 A JP S5827438A JP 56126248 A JP56126248 A JP 56126248A JP 12624881 A JP12624881 A JP 12624881A JP S5827438 A JPS5827438 A JP S5827438A
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＰ ＬＬ （Ｐｈａｔｅ Ｌｏｃｋ＠ｄ Ｌｏ
ｏｐ）回路。
ｏｐ）回路。
特にそのループ・フィルタに関する。
ＰＬＬ１回路は一般に、第五図に示すように位相比較器
ｌとループｖフイ、ルタ２と電圧制御形見振器３を有し
、電圧制御形見振器３の発振周波数に応じた発振周波１
１０４号すが位相比較Ｓに入力され入力信号ａとの位相
が比較される０ 尚、仁の回絡例では分周６１４および５を設け。
ｌとループｖフイ、ルタ２と電圧制御形見振器３を有し
、電圧制御形見振器３の発振周波数に応じた発振周波１
１０４号すが位相比較Ｓに入力され入力信号ａとの位相
が比較される０ 尚、仁の回絡例では分周６１４および５を設け。
Ｂ＆の入力信号ａに対して周波数５１２１の電圧↓
制御形発振器の信号を分周器４で分周して１２８−とし
、さらに分周器５で１６分周して８ｔｈ（２）信号すを
作り、位相比較ｓ１で傅号畠とｂの位相を比較する。こ
のような構成により安定な１２１Ｅｈの信号を出力端子
ＯＵＴから得ている。
、さらに分周器５で１６分周して８ｔｈ（２）信号すを
作り、位相比較ｓ１で傅号畠とｂの位相を比較する。こ
のような構成により安定な１２１Ｅｈの信号を出力端子
ＯＵＴから得ている。
イルタ２はこれを受けて、電圧制御形発振器３に対して
出力される制御電圧・を変化させない。
出力される制御電圧・を変化させない。
−力信号＆の位相が信号すより進んでいる時は信号・が
％ｏ＃、ａがＬ１１となり、ループ・フィルタ２はこれ
を受けて電圧制御層発振器３に対して、その発振周波数
を上げるための制御電圧・を出力する。
％ｏ＃、ａがＬ１１となり、ループ・フィルタ２はこれ
を受けて電圧制御層発振器３に対して、その発振周波数
を上げるための制御電圧・を出力する。
従って電圧制御層発振器３の発振周波数は上昇し信号ａ
とｂの位相が一致するよう制御される。
とｂの位相が一致するよう制御される。
を良信号ａの位相が信号すより遅れた場合は信号０は′
ｘ１．ａは′０′となり、ループ・フィルタ２はこれを
受けて電圧制御形見振器ＳＣ対して、その発振周波数を
下げるための制御電圧・を出力する〇 従りて、電圧制御形見振器ｓＯ発振周波数は低下し、同
様ＶＣ＠号ａとｂｃｔ位相が一致するように制御される
。
ｘ１．ａは′０′となり、ループ・フィルタ２はこれを
受けて電圧制御形見振器ＳＣ対して、その発振周波数を
下げるための制御電圧・を出力する〇 従りて、電圧制御形見振器ｓＯ発振周波数は低下し、同
様ＶＣ＠号ａとｂｃｔ位相が一致するように制御される
。
上記信号ａ、 ｂに対し信号ｃ、 ｄを出力する位相比
較回路ｌの構成を第２図（ａ）＃Ｃ示し、そのタイイン
クチャートを第２図ら）Ｋ示す。
較回路ｌの構成を第２図（ａ）＃Ｃ示し、そのタイイン
クチャートを第２図ら）Ｋ示す。
図に示すように、位相比較器１はナントゲートＮＡＮＤ
Ｉ−ＮＡＮＤ９で構成されＮＡＮＤｌには第１図の信号
ａ、ＮＡＮＤ６には信号すが入力され、ＮＡＮＤ８から
は信号ｅ、ＮＡＭＤ９からは信号ｄが出力される。
Ｉ−ＮＡＮＤ９で構成されＮＡＮＤｌには第１図の信号
ａ、ＮＡＮＤ６には信号すが入力され、ＮＡＮＤ８から
は信号ｅ、ＮＡＭＤ９からは信号ｄが出力される。
第２図（ｂ）に示すように信号ａの位相が信号すよ）進
んでいる場合、２１には信号ｅが信号ａとｂの位相のず
れに対応する幅だけ′ｏＩとなり、信号ｄは％１＃を保
持する。
んでいる場合、２１には信号ｅが信号ａとｂの位相のず
れに対応する幅だけ′ｏＩとなり、信号ｄは％１＃を保
持する。
一方、信号ａＯ位相が信号すより遅れている場４１−２
２には信号ｄが信号１とｂの位相のずれに対応する幅だ
け％ ｇ Ｉとなり信号Ｃは％１ｊＦを保持する〇この
ように信号ａ、 ｌ）の位相ずれに応じて位相比較器
から出力された信号ｃ、ｄは、纂３図（ａ）に示すルー
プ・フィルタに入力される。
２には信号ｄが信号１とｂの位相のずれに対応する幅だ
け％ ｇ Ｉとなり信号Ｃは％１ｊＦを保持する〇この
ように信号ａ、 ｌ）の位相ずれに応じて位相比較器
から出力された信号ｃ、ｄは、纂３図（ａ）に示すルー
プ・フィルタに入力される。
萬３図（４）は、従来のループ・フィルタを示す図で電
源＋Ｖｓｓと−Ｖｓａ関に直列接続されたスイッチ８Ｗ
＊−ｓｗ、と、コレら：ｏａ＊ｉｕｓら、抵抗Ｒｓ＋介
して第１の入力端子が接続された演算増５ａＯＰと七Ｏ
入・出力端子間に直列接続され帰還ループを構成する抵
抗Ｒ霊とキャパシタＣ・を有する◎尚、演算増幅器ＯＰ
の第２の入力端子は接地されている。
源＋Ｖｓｓと−Ｖｓａ関に直列接続されたスイッチ８Ｗ
＊−ｓｗ、と、コレら：ｏａ＊ｉｕｓら、抵抗Ｒｓ＋介
して第１の入力端子が接続された演算増５ａＯＰと七Ｏ
入・出力端子間に直列接続され帰還ループを構成する抵
抗Ｒ霊とキャパシタＣ・を有する◎尚、演算増幅器ＯＰ
の第２の入力端子は接地されている。
上記スイッチｓｗｔ、ｓｗｔはそれぞれ信号ｄ。
ｃｏ’０’でオン、′ｌ′でオフとなる〇従って、信号
ａと信号すの位相が一致している場合、（１４ｃ、ｄは
共？Ｃ％ｘｌでスイッチＢＶＩｔ−８Ｗ雪は共にオフで
あるので、キャバシＪＣ＠に予めチャージされて匹る電
荷量＃Ｃ応じた出力電圧・が電圧制御形発振ｌ１３へ入
力される。
ａと信号すの位相が一致している場合、（１４ｃ、ｄは
共？Ｃ％ｘｌでスイッチＢＶＩｔ−８Ｗ雪は共にオフで
あるので、キャバシＪＣ＠に予めチャージされて匹る電
荷量＃Ｃ応じた出力電圧・が電圧制御形発振ｌ１３へ入
力される。
第３図（ｂ）のタイインクチャートに示すようＫｌ１号
ａが信号すより位相が進んでいる時２１は、信号ｏＯ’
Ｏ’レベルによプスイダチ８Ｗ鵞がオンしてキャパシタ
Ｃ・の電荷を抵抗Ｒ宜ｚ Ｒ１を介して−ＶｓｓＫ放電
する◎ 演算増幅＠ＯＰは動作時＃Ｃ纂１の入力端の電位は第２
の入力端子の電位、即ちＯｖに等しいから、キャパシタ
Ｃ・にチャージされている電荷量が多＾ｓＦＢ力電圧−
は低い。従って中ヤパクタＣ・の電荷がスイ雫チＳＷ、
オンにより放電されると、出力電圧・は第３図（ｂ）Ｋ
示すように上昇する。
ａが信号すより位相が進んでいる時２１は、信号ｏＯ’
Ｏ’レベルによプスイダチ８Ｗ鵞がオンしてキャパシタ
Ｃ・の電荷を抵抗Ｒ宜ｚ Ｒ１を介して−ＶｓｓＫ放電
する◎ 演算増幅＠ＯＰは動作時＃Ｃ纂１の入力端の電位は第２
の入力端子の電位、即ちＯｖに等しいから、キャパシタ
Ｃ・にチャージされている電荷量が多＾ｓＦＢ力電圧−
は低い。従って中ヤパクタＣ・の電荷がスイ雫チＳＷ、
オンにより放電されると、出力電圧・は第３図（ｂ）Ｋ
示すように上昇する。
一方、信号ａの位相が信号すのそれより遅れている時２
２は、信号ｄＯ’ｏ’レベルによりスイッチ８Ｗｓがオ
ンして中ヤパシタＣ０に電１１１［＋Ｖａｍより、抵抗
Ｒ１ｔ Ｒｍを介して電荷が充電される。
２は、信号ｄＯ’ｏ’レベルによりスイッチ８Ｗｓがオ
ンして中ヤパシタＣ０に電１１１［＋Ｖａｍより、抵抗
Ｒ１ｔ Ｒｍを介して電荷が充電される。
従って上記のように電荷が放電した場合と反対に出力電
圧・は纂３図（ｂ）Ｋ示すように低下する〇このように
して信号ａ、ｂの位相関係に応じた出力電圧・が電圧制
御層発振器へ入力される。
圧・は纂３図（ｂ）Ｋ示すように低下する〇このように
して信号ａ、ｂの位相関係に応じた出力電圧・が電圧制
御層発振器へ入力される。
ところでこのようなループ・フィルタでは次に述べるよ
うな欠点がある。
うな欠点がある。
このようなループ・フィルタは一般にアクティブＲＣフ
ィルタと呼ばれるもので、その伝達関数Ｆ＠は（１）式
で表わされる◎ τ】 ここで ！’ｌ ＝ Ｒｔ Ｃ・ γつ コーダ・デコーダ回路に用いようとする場合に、に設定
することとする＠ 一般ＶｃＩＣ内の抵抗は高々数百鴎程度であることが望
ましい。従ってＲ１”２ ｏｓＫＱ、 Ｒｔ ＝２８
．６賄［すると、Ｃｏ ＝ １００ＯＯＰＦ の容量が
必１’［なる。ＩＣ内でこのキャパシタンスＣ・は第１
の電極としての第１層目の多結晶シリコンと＠２の電極
としての第２１目の多結晶シリコンとその間にはさまれ
た誘電体としての二酸化シリコン（Ｓｌｏｔ３によって
構成されており、 １ｏｏｏ。
ィルタと呼ばれるもので、その伝達関数Ｆ＠は（１）式
で表わされる◎ τ】 ここで ！’ｌ ＝ Ｒｔ Ｃ・ γつ コーダ・デコーダ回路に用いようとする場合に、に設定
することとする＠ 一般ＶｃＩＣ内の抵抗は高々数百鴎程度であることが望
ましい。従ってＲ１”２ ｏｓＫＱ、 Ｒｔ ＝２８
．６賄［すると、Ｃｏ ＝ １００ＯＯＰＦ の容量が
必１’［なる。ＩＣ内でこのキャパシタンスＣ・は第１
の電極としての第１層目の多結晶シリコンと＠２の電極
としての第２１目の多結晶シリコンとその間にはさまれ
た誘電体としての二酸化シリコン（Ｓｌｏｔ３によって
構成されており、 １ｏｏｏ。
ＰＦの容量とするためには４〜５１０の大きさを必要と
する。
する。
この大きさはトランジスタ１個が数１０μｍ口の大きさ
であるのに対して巨大な大きさであり、ＩＣ化する意味
を失なってしまう。
であるのに対して巨大な大きさであり、ＩＣ化する意味
を失なってしまう。
本発明は、従来のこのような欠点を解決し寸法の大１１
喝容量を用いることなく第３図に示した従、米のループ
・フィルタと同等の特性を有するループ・フィルタを有
し、よって集積化可能なＰＬＬ回路を提供することを目
的とする。
喝容量を用いることなく第３図に示した従、米のループ
・フィルタと同等の特性を有するループ・フィルタを有
し、よって集積化可能なＰＬＬ回路を提供することを目
的とする。
このような本発明の目的は、本発明により、第１の入力
端子に入力信号を受ける位相比較器と該位相比較器の比
較結果に応じて出力される第１および嬉２の出力を入力
するループ・フィルタと、鴎ループ・フィルタＯ出力に
応じた発振周波数の出刃信号を出力する電圧制御形見振
器とを有し、＃電圧制御形発振器Ｏ出力信号に応じた信
号を該位相比較器の纂２の入力端子に入力して該位相比
較器の第１の入力端子に入力される信号と、第２０入力
端子に入力される信号の位相比較を行なうＰＬＬ回路に
おいて、該ループ・フィルタは、該ルーフ・フィルタの
出力端に接続され九第五のキャパシタと、該位相比較器
の＠ｌの出力によりオン・オツ制御される第１のスイッ
チおよび該第１ノスイ雫チＯ出力端と該ループ・フィル
タの出力端の関＃１ＣＩＩｌ！ＩＰ、された第３のキャ
パシタと、該第１Ｏスイツチの出力端と該ループ・フィ
ルタＯ出力端の関＃Ｃ該第２のキャパシタと並列に接続
され、該第１．纂２．第３０中ヤバシタの充電を行う丸
めの充電回路と、該第２のスイッチの出力端と該ループ
・フィルタの出力端の間に該第３のキャノ（シタと並列
［＠ｔｌＡされ、該第１．第２．第３の中ヤパシタの放
電を行うための放電回路を真備することにより達成され
る〇 以下、図面を用いて本発明の一実施例を説明するＯ 第４ｍは本発明の一実施例を示す図で、Ｑ、〜Ｑｕはト
ランジスタ、Ｃ，、ＣＩ、ＣＩはキャパシタであるＣ Ｐチャネル・トランジスタＱ、とｎチャネル・トランジ
スタＱ！は第１のスイッチを構成し、トランジスタＱｓ
、Ｑｔの共通ｌＩ４１されたゲートには信号Ｃが印加さ
れる０ １九トランジスタＱｍ、Ｑ＊およびトランジスタＱｌ−
Ｑ＠は第２のスイッチを構成し、トランジスタＱｍ−Ｑ
ａの共通接続されたゲートには信号ｄが印加される＠ 電源十Ｖｓ ｍと接地間にはトランジスタ１個ｅＱｓｒ
Ｑ・が直列に＠絖され各トランジスタのゲートはそれぞ
れのドレインに接続され、常時電流が＋Ｖから接地に向
けて流れてｂる。ＰチャネルトランジスタＱ鱒のゲート
はトランジスタＱｖ のドレインＫｗｋ続されている。
端子に入力信号を受ける位相比較器と該位相比較器の比
較結果に応じて出力される第１および嬉２の出力を入力
するループ・フィルタと、鴎ループ・フィルタＯ出力に
応じた発振周波数の出刃信号を出力する電圧制御形見振
器とを有し、＃電圧制御形発振器Ｏ出力信号に応じた信
号を該位相比較器の纂２の入力端子に入力して該位相比
較器の第１の入力端子に入力される信号と、第２０入力
端子に入力される信号の位相比較を行なうＰＬＬ回路に
おいて、該ループ・フィルタは、該ルーフ・フィルタの
出力端に接続され九第五のキャパシタと、該位相比較器
の＠ｌの出力によりオン・オツ制御される第１のスイッ
チおよび該第１ノスイ雫チＯ出力端と該ループ・フィル
タの出力端の関＃１ＣＩＩｌ！ＩＰ、された第３のキャ
パシタと、該第１Ｏスイツチの出力端と該ループ・フィ
ルタＯ出力端の関＃Ｃ該第２のキャパシタと並列に接続
され、該第１．纂２．第３０中ヤバシタの充電を行う丸
めの充電回路と、該第２のスイッチの出力端と該ループ
・フィルタの出力端の間に該第３のキャノ（シタと並列
［＠ｔｌＡされ、該第１．第２．第３の中ヤパシタの放
電を行うための放電回路を真備することにより達成され
る〇 以下、図面を用いて本発明の一実施例を説明するＯ 第４ｍは本発明の一実施例を示す図で、Ｑ、〜Ｑｕはト
ランジスタ、Ｃ，、ＣＩ、ＣＩはキャパシタであるＣ Ｐチャネル・トランジスタＱ、とｎチャネル・トランジ
スタＱ！は第１のスイッチを構成し、トランジスタＱｓ
、Ｑｔの共通ｌＩ４１されたゲートには信号Ｃが印加さ
れる０ １九トランジスタＱｍ、Ｑ＊およびトランジスタＱｌ−
Ｑ＠は第２のスイッチを構成し、トランジスタＱｍ−Ｑ
ａの共通接続されたゲートには信号ｄが印加される＠ 電源十Ｖｓ ｍと接地間にはトランジスタ１個ｅＱｓｒ
Ｑ・が直列に＠絖され各トランジスタのゲートはそれぞ
れのドレインに接続され、常時電流が＋Ｖから接地に向
けて流れてｂる。ＰチャネルトランジスタＱ鱒のゲート
はトランジスタＱｖ のドレインＫｗｋ続されている。
ｎチャネルトランジスタＱｕのゲートはトランジスタＱ
ａのドレインに接続されている。
ａのドレインに接続されている。
トランジスタＱ鱒とＱ、、Ｏ接続点はループ・フィルタ
の出力端ＯＵＴであり、この出方端には第１のキャパシ
タＣＩ ＋第２のキャパシタＣｔ、 第３のキャパシタ
Ｃ１が接続されてｂる＠尚、上記第１のスイッチと第２
のスイッチはそれぞれトランジスタＱＩ・ｔ Ｑｏのス
イッチとしての機能の他にキャパシタＣｍ、Ｃｍのドラ
イバとして動作する〇 次にこの回路の動作を説明する。
の出力端ＯＵＴであり、この出方端には第１のキャパシ
タＣＩ ＋第２のキャパシタＣｔ、 第３のキャパシタ
Ｃ１が接続されてｂる＠尚、上記第１のスイッチと第２
のスイッチはそれぞれトランジスタＱＩ・ｔ Ｑｏのス
イッチとしての機能の他にキャパシタＣｍ、Ｃｍのドラ
イバとして動作する〇 次にこの回路の動作を説明する。
信号ａの位相が信号ｂｏそれより進んでいる時２１は信
号０が′０ルベルの時、信号ｄは′１′しペルである。
号０が′０ルベルの時、信号ｄは′１′しペルである。
従って信号Ｃの１０ルベルによりＰチャネルトランジス
タＱ、がオン、監チャネルトランジスタＱ、−オフによ
り、点ｎ１の電位はハイレベルとなる〇 この陣、ループ・フィルタの出力端ＯＵＴの電位は、第
４図（ｂ）の・に示すように、キャパシタＣＩを介して
ΔＶだけ上昇する。この上昇分ΔＶは、キャパシタＣ１
，Ｃ鵞＋０８の容量をＣ＋ −Ｃｔ−Ｃｍとし％信号口
が１１′から１０ルベルになる時の点ｎ１（）立上り幅
をＶとすると次の（２）式で表わされるＯ ＣＩ＋Ｃ禦十〇。
タＱ、がオン、監チャネルトランジスタＱ、−オフによ
り、点ｎ１の電位はハイレベルとなる〇 この陣、ループ・フィルタの出力端ＯＵＴの電位は、第
４図（ｂ）の・に示すように、キャパシタＣＩを介して
ΔＶだけ上昇する。この上昇分ΔＶは、キャパシタＣ１
，Ｃ鵞＋０８の容量をＣ＋ −Ｃｔ−Ｃｍとし％信号口
が１１′から１０ルベルになる時の点ｎ１（）立上り幅
をＶとすると次の（２）式で表わされるＯ ＣＩ＋Ｃ禦十〇。
また、これと同時に点ｎｌがノ・イレペルとなつ九こと
により、Ｐチャネル・トランジスタＱ−のソース電位が
ダート電位より閾値以上に高（なりてトランジスタＱ鱒
はオン（この時点ｎ雪はハイレベルであるのでｎチャネ
ルトランジスタＱ０はオフ） となり、トランジスタＱ
、を介して電ｆｉＩが信号＠の１０ルベルＯ幅ΔＴＣ）
閣だけ出力端αｎへ流れる。これにより出力端０ＵＴＯ
電位は前記の上昇分ΔＶからさらにΔＸだけ上昇する。
により、Ｐチャネル・トランジスタＱ−のソース電位が
ダート電位より閾値以上に高（なりてトランジスタＱ鱒
はオン（この時点ｎ雪はハイレベルであるのでｎチャネ
ルトランジスタＱ０はオフ） となり、トランジスタＱ
、を介して電ｆｉＩが信号＠の１０ルベルＯ幅ΔＴＣ）
閣だけ出力端αｎへ流れる。これにより出力端０ＵＴＯ
電位は前記の上昇分ΔＶからさらにΔＸだけ上昇する。
この上昇分ΔＸは次の（３）式で表わされる〇信号口が
′０５レベルから′Ｉルベルへ戻るとキャパシタＣＩを
介した出力端ＯＵＴの電位上昇分ΔＶはなくなり、トラ
ンジスタＱ、オンによって電流工がΔＴの間だけ流れた
ことによる電位の上昇分ΔＸが残る。
′０５レベルから′Ｉルベルへ戻るとキャパシタＣＩを
介した出力端ＯＵＴの電位上昇分ΔＶはなくなり、トラ
ンジスタＱ、オンによって電流工がΔＴの間だけ流れた
ことによる電位の上昇分ΔＸが残る。
このようにして、信号ａとｂの位相が合う壕で傷ｌｉｅ
が１０ルベルになるごとに出力端ＯＵＴの電位は上昇す
る。従って出力端ＯＵＴの電位がループ・フィルタの出
力電圧・として電圧制御形発振・に入力され、発振局波
数を高めるように制御するので、信号ａに対して位相が
遅れて匹た信号すの位相を両省が一致するように進める
〇一方、信号ａの位相が信号すのそれより遅れている時
２２は、信号番が％□Ｉレベルの時、信号のは′Ｉルベ
ルである。従って信号ｄＯ’０’レベルによＯＰチャネ
ルトランジスタＱｓがオン、ｎチャネルトランジスタＱ
４がオフとな争、これによってトランジスタＱｓ、Ｑ・
のゲーＦはハイレベルとなるのでＰチャネルトランジス
タＱｓはオフ％ｎチャネルト２ンジスタＱ＠はオンとな
り１点れ嘗はローレベルとなる。
が１０ルベルになるごとに出力端ＯＵＴの電位は上昇す
る。従って出力端ＯＵＴの電位がループ・フィルタの出
力電圧・として電圧制御形発振・に入力され、発振局波
数を高めるように制御するので、信号ａに対して位相が
遅れて匹た信号すの位相を両省が一致するように進める
〇一方、信号ａの位相が信号すのそれより遅れている時
２２は、信号番が％□Ｉレベルの時、信号のは′Ｉルベ
ルである。従って信号ｄＯ’０’レベルによＯＰチャネ
ルトランジスタＱｓがオン、ｎチャネルトランジスタＱ
４がオフとな争、これによってトランジスタＱｓ、Ｑ・
のゲーＦはハイレベルとなるのでＰチャネルトランジス
タＱｓはオフ％ｎチャネルト２ンジスタＱ＠はオンとな
り１点れ嘗はローレベルとなる。
仁れ（より上記の場合と全く逆に、ループ・フィルタの
出力端０ＵＴＯ電位は第４１ｉＩ（ｂ）０ ＠に示すよ
うにキャパシタｃ畠を介してΔＶ′だけ低下する。この
低下分ΔＶ′は前記と同様にして偵】式で表わされる◎ ΔＶ／冨 Ｃ−ｖＩ Ｃｓ ＋ Ｃｓ ＋Ｃｓ ””−””””）ま
た、これと同時に点Ｊがロールペルとなり九ことによ）
ｎチャネルトランジスタのソース電位がゲート電位より
閾値以上に低（なり、トランジスタＱ、、はオン（この
時、点ａ、はローレベルであるのでＰチャネルトランジ
スタＱ締はオフ）とな９、電ｍＩ’が信号ｄ’Ｄ’０”
”ｈの＠ｔ；ＴＩの間だけ出力端子ＯＵＴからトランジ
スタ。１１．トランジスタＱ・を介して接地へ流れる＠ これによ抄出力端ＯＵＴの電位は前記の低下分ΔＶ′か
らさらにΔＸ′だけ低下する。
出力端０ＵＴＯ電位は第４１ｉＩ（ｂ）０ ＠に示すよ
うにキャパシタｃ畠を介してΔＶ′だけ低下する。この
低下分ΔＶ′は前記と同様にして偵】式で表わされる◎ ΔＶ／冨 Ｃ−ｖＩ Ｃｓ ＋ Ｃｓ ＋Ｃｓ ””−””””）ま
た、これと同時に点Ｊがロールペルとなり九ことによ）
ｎチャネルトランジスタのソース電位がゲート電位より
閾値以上に低（なり、トランジスタＱ、、はオン（この
時、点ａ、はローレベルであるのでＰチャネルトランジ
スタＱ締はオフ）とな９、電ｍＩ’が信号ｄ’Ｄ’０”
”ｈの＠ｔ；ＴＩの間だけ出力端子ＯＵＴからトランジ
スタ。１１．トランジスタＱ・を介して接地へ流れる＠ これによ抄出力端ＯＵＴの電位は前記の低下分ΔＶ′か
らさらにΔＸ′だけ低下する。
ｃの低下分ΔＸ′は次の（５）式で表わされるＣ信号ｄ
が′０ルベルから′１ルベルへ戻るとキャパシタＣｍを
介しえ出力端０ＵＴＯ罵位低下分ΔｖＩはなくなり、ト
ランジスタＱｕオンによってｌＥ＃Ｉ Ｉ’がΔＴ′の
間だけ流れたことによる電位の低下分ΔＸ′が残る◎ このようにして信号ａとｂの位相が合うまで信号ｄが１
０ルベルになるごとに出力端ＯＵＴの電位は低下する◎
従−ｊ７て出力端ＯＵＴの電位がループ・フィルタの出
力電圧・として電圧制御形発振４ｓＫ入力され、発振周
波数を下げるように制御するので、信号ａＫ対して位相
が進んでいた信号すの位相を両省が一致するように遅ら
せる◎尚、上記の本実施例では、キャパシタＣＩとＣ１
Ｏ容量は等しく、１九電Ｒ１と１′も等しく設定されて
いる。さらに信号Ｃとｄ４Ｄ’ｌ’レベルは＋Ｖｓｉ
＋′０＃レベルはＩＩｊＩｉＩレベルであるから、ｖ−
ｖ’であり、従ってΔＶ−ΔＶ／″Ｃある０ 以上の説明で明らかなように、本回路は、入力信号ａ＃
Ｃ対して電圧制御層発振器の出力信号ｂ（本実施例のよ
うに分局した信号も含む）の位相が遅れている場合には
出力端０ＵＴＯ電位なキャパシタＣ，を介してもち上げ
られると同時にトランジスタＱ、・がオンしてキャパシ
タＣ３を充電することによって上昇し、電圧制御層発振
器の発振周波数を高め、信号すの位相が進んで匹る場合
には出力端ＯＵＴの電位はキャパシタＣｍを介して下げ
られると同時にトランジスタＱ□がオンしてキャパシタ
Ｃ，にチャージされている電荷を放電する（ら ことによって婁下し、電圧制御形発振ＩＩＯ発振周波数
を下けるように動作する◎ このようなループ・フィルタの伝達間＊Ｆ＜Ｆｓ）は（
６）式で表わされる・ Ｆ■−ｌム上上・Ｖａｓ ・・・・・・・・・・・・
・・・（６）γＳ町 ↑〔１ ′１０″１ ５ｒ前Ｅ（Ｄ！うＫ ｌ！；ｍ２．０８Ｘ１０−”ｓ
ｅｃ旬ｘｍ ２．８６ Ｘ １０−１ ｓｅｃに設定し
ｓ Ｖｓｓ ｍ ５Ｖ、 Ｉ ＝ｘ Ｏ，０６ａＡ
とスルトＣｌ−１８，０６ＰＦ、Ｃｍ＝Ｃｍ ＝３．４
３ＰＦ となる〇このような容量は前記と同様の構造の
場合Ｃ１ｅＣ，、Ｃ，を合わせても３００μｍ口の大き
さとすることができ、ＩＣ化が充分可能となる０以上説
明したように、本発明によればループ・フィルタの＠路
中に設ける容量を小さくすることができるので、充分集
積回路化の可能なＰＬＬ回路が提供される０
が′０ルベルから′１ルベルへ戻るとキャパシタＣｍを
介しえ出力端０ＵＴＯ罵位低下分ΔｖＩはなくなり、ト
ランジスタＱｕオンによってｌＥ＃Ｉ Ｉ’がΔＴ′の
間だけ流れたことによる電位の低下分ΔＸ′が残る◎ このようにして信号ａとｂの位相が合うまで信号ｄが１
０ルベルになるごとに出力端ＯＵＴの電位は低下する◎
従−ｊ７て出力端ＯＵＴの電位がループ・フィルタの出
力電圧・として電圧制御形発振４ｓＫ入力され、発振周
波数を下げるように制御するので、信号ａＫ対して位相
が進んでいた信号すの位相を両省が一致するように遅ら
せる◎尚、上記の本実施例では、キャパシタＣＩとＣ１
Ｏ容量は等しく、１九電Ｒ１と１′も等しく設定されて
いる。さらに信号Ｃとｄ４Ｄ’ｌ’レベルは＋Ｖｓｉ
＋′０＃レベルはＩＩｊＩｉＩレベルであるから、ｖ−
ｖ’であり、従ってΔＶ−ΔＶ／″Ｃある０ 以上の説明で明らかなように、本回路は、入力信号ａ＃
Ｃ対して電圧制御層発振器の出力信号ｂ（本実施例のよ
うに分局した信号も含む）の位相が遅れている場合には
出力端０ＵＴＯ電位なキャパシタＣ，を介してもち上げ
られると同時にトランジスタＱ、・がオンしてキャパシ
タＣ３を充電することによって上昇し、電圧制御層発振
器の発振周波数を高め、信号すの位相が進んで匹る場合
には出力端ＯＵＴの電位はキャパシタＣｍを介して下げ
られると同時にトランジスタＱ□がオンしてキャパシタ
Ｃ，にチャージされている電荷を放電する（ら ことによって婁下し、電圧制御形発振ＩＩＯ発振周波数
を下けるように動作する◎ このようなループ・フィルタの伝達間＊Ｆ＜Ｆｓ）は（
６）式で表わされる・ Ｆ■−ｌム上上・Ｖａｓ ・・・・・・・・・・・・
・・・（６）γＳ町 ↑〔１ ′１０″１ ５ｒ前Ｅ（Ｄ！うＫ ｌ！；ｍ２．０８Ｘ１０−”ｓ
ｅｃ旬ｘｍ ２．８６ Ｘ １０−１ ｓｅｃに設定し
ｓ Ｖｓｓ ｍ ５Ｖ、 Ｉ ＝ｘ Ｏ，０６ａＡ
とスルトＣｌ−１８，０６ＰＦ、Ｃｍ＝Ｃｍ ＝３．４
３ＰＦ となる〇このような容量は前記と同様の構造の
場合Ｃ１ｅＣ，、Ｃ，を合わせても３００μｍ口の大き
さとすることができ、ＩＣ化が充分可能となる０以上説
明したように、本発明によればループ・フィルタの＠路
中に設ける容量を小さくすることができるので、充分集
積回路化の可能なＰＬＬ回路が提供される０
第１−はＰＬＬ＠絡の１例を示すプロヴク図、萬２図は
一般的な位相比較器を説明するための図、第３ａＱａ従
来のループ・フィルタを説明するための面％第４図は本
発明の一実１例を説明する丸めの図である◎ １：位相比較器、２：ループ・フィルタ、３：電圧制御
層発振器％Ｑｌ〜Ｑ□ ：トランジスタ、Ｃ１：第１の
キャパシｐ、Ｃ、： Ｓｌｌ ２０中＋パシタｓ Ｃｍ
：＠３のキャパシタ〇 茅 １ 図
一般的な位相比較器を説明するための図、第３ａＱａ従
来のループ・フィルタを説明するための面％第４図は本
発明の一実１例を説明する丸めの図である◎ １：位相比較器、２：ループ・フィルタ、３：電圧制御
層発振器％Ｑｌ〜Ｑ□ ：トランジスタ、Ｃ１：第１の
キャパシｐ、Ｃ、： Ｓｌｌ ２０中＋パシタｓ Ｃｍ
：＠３のキャパシタ〇 茅 １ 図
Claims (1)
- 第１０入力端子に入力信号を受ける位相比較器と、該位
相比較器の比較結果に応じて出力される第１および第２
０出力を入力するループ・フィルタと、鎮ループ・フィ
ルタの出力に応じた発振周波数の出力信号を出力する電
圧智御形発振器とを有し、該電圧制御形発振−の出力信
号に応じた信号を該位相比較器の第２０入力端子に入力
して該位相比較器の第１の入力端子に入力される信号と
第２０入力端子に入力される信号の位相比較を行なうＰ
ＬＬ＠賂において、該ループ・フィルタは誼ルーグ・フ
ィルタＯ出力端Ｋｉｌ続された第１Ｏ中ヤパシメと、該
位槽比較ｓＯ第１の出力によりオン・オフ制御される第
１のスイνテおよび該第１のスイッチの出力端と該ルー
プ・フィルタの出力端０ｆＳＩＩＫＩＩ！続された第３
０キヤパシタと、該第１０スイダテの出力端と該ループ
・フィル！の出力端の関＃Ｃ骸第２０キャパシタと並列
に＠続され誼纂１．第２．第３のキャパシタの充電を行
う九めＯ充電囲路と、該第２のスイッチの出力端と誼ル
ープ・フィルタＯ出力端の間に該第３のキャパシタと並
列ＫＩＩ絖され、該第１． ！２．第３のキャパシタの
放電を行うための放電回路を臭備したことを４１黴とす
るＰＬ、ＬＯ賂〇
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56126248A JPS5827438A (ja) | 1981-08-12 | 1981-08-12 | Ｐｌｌ回路 |
| EP82401522A EP0072751B1 (en) | 1981-08-12 | 1982-08-11 | Phase-locked loop circuit |
| DE8282401522T DE3268401D1 (en) | 1981-08-12 | 1982-08-11 | Phase-locked loop circuit |
| US06/407,150 US4524333A (en) | 1981-08-12 | 1982-08-11 | Phase-locked loop using integrated switched filter |
| IE1957/82A IE53355B1 (en) | 1981-08-12 | 1982-08-12 | Phase-locked loop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56126248A JPS5827438A (ja) | 1981-08-12 | 1981-08-12 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5827438A true JPS5827438A (ja) | 1983-02-18 |
| JPH033972B2 JPH033972B2 (ja) | 1991-01-21 |
Family
ID=14930463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56126248A Granted JPS5827438A (ja) | 1981-08-12 | 1981-08-12 | Ｐｌｌ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4524333A (ja) |
| EP (1) | EP0072751B1 (ja) |
| JP (1) | JPS5827438A (ja) |
| DE (1) | DE3268401D1 (ja) |
| IE (1) | IE53355B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5319320A (en) * | 1991-08-06 | 1994-06-07 | Seiko Epson Corporation | Phase-locked loop having frequency and phase control current pumps |
| US5458438A (en) * | 1991-09-06 | 1995-10-17 | Foam Enterprises, Inc. | Insulating pipe spacers |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8329511D0 (en) * | 1983-11-04 | 1983-12-07 | Inmos Ltd | Timing apparatus |
| US4814726A (en) * | 1987-08-17 | 1989-03-21 | National Semiconductor Corporation | Digital phase comparator/charge pump with zero deadband and minimum offset |
| US4937538A (en) * | 1988-04-05 | 1990-06-26 | U.S. Philips Corporation | Circuit arrangement for synchronizing an oscillator |
| JP2855628B2 (ja) * | 1988-05-11 | 1999-02-10 | セイコーエプソン株式会社 | 位相同期回路 |
| US5008637A (en) * | 1989-11-15 | 1991-04-16 | Level One Communications, Inc. | Fully integrated charge pump phase locked loop |
| US5146187A (en) * | 1991-07-01 | 1992-09-08 | Ericsson Ge Mobile Communications Inc. | Synthesizer loop filter for scanning receivers |
| US5208546A (en) * | 1991-08-21 | 1993-05-04 | At&T Bell Laboratories | Adaptive charge pump for phase-locked loops |
| JP3795098B2 (ja) * | 1994-05-09 | 2006-07-12 | シリコン システムズ インコーポレーテッド | 位相検出器型フェーズ・ロック・ループ |
| GB9415185D0 (en) * | 1994-07-28 | 1994-09-21 | Thomson Consumer Electronics | Fast acting control system |
| DE19639370A1 (de) * | 1996-09-25 | 1998-03-26 | Philips Patentverwaltung | Phasenregelkreis |
| JP3827403B2 (ja) * | 1997-05-20 | 2006-09-27 | 富士通株式会社 | 電流スイッチ回路及びそれを利用したｐｌｌ回路 |
| US6546059B1 (en) * | 1999-12-28 | 2003-04-08 | Intel Corporation | Adaptive integrated PLL loop filter |
| US6539316B1 (en) | 2000-01-06 | 2003-03-25 | Data Sciences International, Inc. | Phase detector |
| US6435037B1 (en) | 2000-01-06 | 2002-08-20 | Data Sciences International, Inc. | Multiplexed phase detector |
| US6595071B1 (en) | 2000-01-06 | 2003-07-22 | Transoma Medical, Inc. | Estimation of error angle in ultrasound flow measurement |
| DE10048590B4 (de) * | 2000-09-30 | 2008-02-28 | Infineon Technologies Ag | Phasenregelkreis |
| GB2384123A (en) * | 2002-01-11 | 2003-07-16 | Zarlink Semiconductor Inc | Resampling filter for analog PLL |
| US9397557B2 (en) | 2014-05-15 | 2016-07-19 | Mediatek Inc. | Charge pump with wide operating range |
| US9331569B1 (en) * | 2015-01-14 | 2016-05-03 | Mediatek Inc. | Current generating circuit, current generating method, charge pumping circuit and charge pumping method |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS588776B2 (ja) * | 1977-03-15 | 1983-02-17 | 日本電気株式会社 | 周波数弁別器 |
| US4208635A (en) * | 1978-08-14 | 1980-06-17 | Scientific Micro Systems, Inc. | Active filter and phase-locked loop using same |
| US4371975A (en) * | 1981-02-25 | 1983-02-01 | Rockwell International Corporation | Sampling NRZ data phase detector |
-
1981
- 1981-08-12 JP JP56126248A patent/JPS5827438A/ja active Granted
-
1982
- 1982-08-11 DE DE8282401522T patent/DE3268401D1/de not_active Expired
- 1982-08-11 US US06/407,150 patent/US4524333A/en not_active Expired - Lifetime
- 1982-08-11 EP EP82401522A patent/EP0072751B1/en not_active Expired
- 1982-08-12 IE IE1957/82A patent/IE53355B1/en not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5319320A (en) * | 1991-08-06 | 1994-06-07 | Seiko Epson Corporation | Phase-locked loop having frequency and phase control current pumps |
| US5458438A (en) * | 1991-09-06 | 1995-10-17 | Foam Enterprises, Inc. | Insulating pipe spacers |
Also Published As
| Publication number | Publication date |
|---|---|
| IE53355B1 (en) | 1988-10-26 |
| EP0072751A2 (en) | 1983-02-23 |
| IE821957L (en) | 1983-02-12 |
| EP0072751B1 (en) | 1986-01-08 |
| US4524333A (en) | 1985-06-18 |
| DE3268401D1 (en) | 1986-02-20 |
| EP0072751A3 (en) | 1983-08-24 |
| JPH033972B2 (ja) | 1991-01-21 |
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