JPH033972B2 - - Google Patents
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- JPH033972B2 JPH033972B2 JP56126248A JP12624881A JPH033972B2 JP H033972 B2 JPH033972 B2 JP H033972B2 JP 56126248 A JP56126248 A JP 56126248A JP 12624881 A JP12624881 A JP 12624881A JP H033972 B2 JPH033972 B2 JP H033972B2
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- 230000010363 phase shift Effects 0.000 description 3
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明はPLL（Phase Locked Loop）回路、
特にそのループ・フイルタに関する。
特にそのループ・フイルタに関する。
PLL回路は一般に、第１図に示すように位相
比較器１とループ・フイルタ２と電圧制御形発振
器３を有し、電圧制御形発振器３の発振周波数に
応じた発振周波数の信号ｂが位相比較器に入力さ
れ入力信号ａとの位相が比較される。
比較器１とループ・フイルタ２と電圧制御形発振
器３を有し、電圧制御形発振器３の発振周波数に
応じた発振周波数の信号ｂが位相比較器に入力さ
れ入力信号ａとの位相が比較される。
尚、この回路例では分周器４および５を設け、
8KHzの入力信号ａに対して周波数512KHzの電圧
制御形発振器の信号を分周器４で４分周して
128KHzとし、さらに分周器５で16分周して8KHz
の信号ｂを作り、位相比較器１で信号ａとｂの位
相を比較する。このような構成により安定な
128KHzの信号を出力端子OUTから得ている。
8KHzの入力信号ａに対して周波数512KHzの電圧
制御形発振器の信号を分周器４で４分周して
128KHzとし、さらに分周器５で16分周して8KHz
の信号ｂを作り、位相比較器１で信号ａとｂの位
相を比較する。このような構成により安定な
128KHzの信号を出力端子OUTから得ている。
もし、信号ａとｂの位相が一致している場合、
位相比較器の出力ｃ，ｄは共に“１”となり、ル
ープ・フイルタ２はこれを受けて、電圧制御形発
振器３に対して出力される制御電圧ｅを変化させ
ない。
位相比較器の出力ｃ，ｄは共に“１”となり、ル
ープ・フイルタ２はこれを受けて、電圧制御形発
振器３に対して出力される制御電圧ｅを変化させ
ない。
一方信号ａの位相が信号ｂより進んでいる時は
信号ｃが“０”、ｄが“１”となり、ループ・フ
イルタ２はこれを受けて電圧制御形発振器３に対
して、その発振周波数を上げるための制御電圧ｅ
を出力する。
信号ｃが“０”、ｄが“１”となり、ループ・フ
イルタ２はこれを受けて電圧制御形発振器３に対
して、その発振周波数を上げるための制御電圧ｅ
を出力する。
従つて電圧制御形発振器３の発振周波数は上昇
し信号ａとｂの位相が一致するよう制御される。
し信号ａとｂの位相が一致するよう制御される。
また信号ａの位相が信号ｂより遅れた場合は信
号ｃは“１”、ｄか“０”となり、ループ・フイ
ルタ２はこれを受けて電圧制御形発振器３に対し
て、その発振周波数を下げるための制御電圧ｅを
出力する。
号ｃは“１”、ｄか“０”となり、ループ・フイ
ルタ２はこれを受けて電圧制御形発振器３に対し
て、その発振周波数を下げるための制御電圧ｅを
出力する。
従つて、電圧制御形発振器３の発振周波数は低
下し、同様に信号ａとｂの位相が一致するように
制御される。
下し、同様に信号ａとｂの位相が一致するように
制御される。
上記信号ａ，ｂに対し信号ｃ，ｄを出力する位
相比較回路１の構成を第２図ａに示し、そのタイ
ミングチヤートを第２図ｂに示す。
相比較回路１の構成を第２図ａに示し、そのタイ
ミングチヤートを第２図ｂに示す。
図に示すように、位相比較器１はナンドゲート
NAND１〜NAND９で構成されNAND１には
第１図の信号ａ、NAND６には信号ｂが入力さ
れ、NAND８からは信号ｃ、NAND９からは信
号ｄが出力される。
NAND１〜NAND９で構成されNAND１には
第１図の信号ａ、NAND６には信号ｂが入力さ
れ、NAND８からは信号ｃ、NAND９からは信
号ｄが出力される。
第２図ｂに示すように信号ａの位相が信号ｂよ
り進んでいる場合、２１には信号ｃが信号ａとｂ
の位相のずれに対応する幅だけ“０”となり、信
号ｄは“１”を保持する。
り進んでいる場合、２１には信号ｃが信号ａとｂ
の位相のずれに対応する幅だけ“０”となり、信
号ｄは“１”を保持する。
一方、信号ａの位相が信号ｂより遅れている場
合２２には信号ｄが信号ａとｂの位相のずれに対
応する幅だけ“０”となり信号ｃは“１”を保持
する。
合２２には信号ｄが信号ａとｂの位相のずれに対
応する幅だけ“０”となり信号ｃは“１”を保持
する。
このように信号ａ，ｂの位相ずれに応じて位相
比較器から出力された信号ｃ，ｄは、第３図ａに
示すループ・フイルタに入力される。
比較器から出力された信号ｃ，ｄは、第３図ａに
示すループ・フイルタに入力される。
第３図ａは、従来のループ・フイルタを示す図
で電源＋VSSと−VSS間に直列接続されたスイツチ
SW1，SW2と、これらの接続点から抵抗R1を介
して第１の入力端子が接続された演算増幅器OP
とその入・出力端子間に直列接続された帰還ルー
プを構成する抵抗R2とキヤパシタC0を有する。
尚、演算増幅器OPの第２の入力端子は接地され
ている。
で電源＋VSSと−VSS間に直列接続されたスイツチ
SW1，SW2と、これらの接続点から抵抗R1を介
して第１の入力端子が接続された演算増幅器OP
とその入・出力端子間に直列接続された帰還ルー
プを構成する抵抗R2とキヤパシタC0を有する。
尚、演算増幅器OPの第２の入力端子は接地され
ている。
上記スイツチSW1，SW2はそれぞれ信号ｄ，ｃ
の“０”でオン、“１”でオフとなる。
の“０”でオン、“１”でオフとなる。
従つて、信号ａと信号ｂの位相が一致している
場合、信号ｃ，ｄは共に“１”でスイツチSW1，
SW2は共にオフであるので、キヤパシタC0に予
めチヤージされている電荷量に応じた出力電圧ｅ
が電圧制御形発振器３へ入力される。
場合、信号ｃ，ｄは共に“１”でスイツチSW1，
SW2は共にオフであるので、キヤパシタC0に予
めチヤージされている電荷量に応じた出力電圧ｅ
が電圧制御形発振器３へ入力される。
第３図ｂのタイミングチヤートに示すように信
号ａが信号ｂより位相が進んでいる時２１は、信
号ｃの“０”レベルによりスイツチSW2がオンし
てキヤパシタC0の電荷を抵抗R2，R1を介して−
VSSに放電する。
号ａが信号ｂより位相が進んでいる時２１は、信
号ｃの“０”レベルによりスイツチSW2がオンし
てキヤパシタC0の電荷を抵抗R2，R1を介して−
VSSに放電する。
演算増幅器OPは動作時に第１の入力端の電位
は第２の入力端子の電位、測ちOVに等しいか
ら、キヤパシタC0にチヤージされている電荷量
が多い程出力電圧ｅは低い。従つてキヤパシタ
C0の電荷がスイツチSW2オンにより放電される
と、出力電圧ｅは第３図ｂに示すように上昇す
る。
は第２の入力端子の電位、測ちOVに等しいか
ら、キヤパシタC0にチヤージされている電荷量
が多い程出力電圧ｅは低い。従つてキヤパシタ
C0の電荷がスイツチSW2オンにより放電される
と、出力電圧ｅは第３図ｂに示すように上昇す
る。
一方、信号ａの位相が信号ｂのそれより遅れて
いる時２２は、信号ｄの“０”レベルによりスイ
ツチSW1がオンしてキヤパシタC0に電源＋VSSよ
り、抵抗R1，R2を介して電荷が充電される。従
つて上記のように電荷が放電した場合と反対に出
力電圧ｅは第３図ｂに示すように低下する。
いる時２２は、信号ｄの“０”レベルによりスイ
ツチSW1がオンしてキヤパシタC0に電源＋VSSよ
り、抵抗R1，R2を介して電荷が充電される。従
つて上記のように電荷が放電した場合と反対に出
力電圧ｅは第３図ｂに示すように低下する。
このようにして信号ａ，ｂの位相関係に応じた
出力電圧ｅが電圧制御形発振器へ入力される。
出力電圧ｅが電圧制御形発振器へ入力される。
ところでこのようなループ・フイルタでは次に
述べるように欠点がある。
述べるように欠点がある。
このようなループ・フイルタは一般にアクテイ
ブRCフイルタと呼ばれるもので、その伝達関数
Ｆ（Ｓ）は(1)式で表わされる。
ブRCフイルタと呼ばれるもので、その伝達関数
Ｆ（Ｓ）は(1)式で表わされる。
Ｆ（Ｓ）＝Sτ2＋１／Sτ1 (1)
ここでτ1＝R1C0
τ2＝R2C0 である。
今、第１図に示す回路をIC（集積回路）化して
コーダ・デコーダ回路に用いようとする場合に、
τ1＝2.08×10-3sec、τ2＝2.86×10-4secに設定する
こととする。
コーダ・デコーダ回路に用いようとする場合に、
τ1＝2.08×10-3sec、τ2＝2.86×10-4secに設定する
こととする。
一般にIC内の抵抗は高々数百ＫΩ程度である
ことが望ましい。従つてR1＝2.08KΩ、R2＝
28.6KΩにすると、C0＝10000PFの容量が必要に
なる。IC内でこのキヤパシタンスC0は第１の電
極としての第１層目の多結晶シリコンと第２の電
極としての第２層目の多結晶シリコンとその間に
はさまれた誘電体としての二酸化シリコン
（SiO2）によつて構成されており、10000PFの容
量とするためには４〜５mm口の大きさを必要とす
る。
ことが望ましい。従つてR1＝2.08KΩ、R2＝
28.6KΩにすると、C0＝10000PFの容量が必要に
なる。IC内でこのキヤパシタンスC0は第１の電
極としての第１層目の多結晶シリコンと第２の電
極としての第２層目の多結晶シリコンとその間に
はさまれた誘電体としての二酸化シリコン
（SiO2）によつて構成されており、10000PFの容
量とするためには４〜５mm口の大きさを必要とす
る。
この大きさはトランジスタ１個が数10μm口の
大きさであるのに対して巨大な大きさであり、
IC化する意味を失なつてしまう。
大きさであるのに対して巨大な大きさであり、
IC化する意味を失なつてしまう。
本発明は、従来のこのような欠点を解決し寸法
の大きな容量を用いることなく第３図に示した従
来のループ・フイルタと同等の特性を有するルー
プ・フイルタを有し、よつて集積化可能なPLL
回路を提供することを目的とする。
の大きな容量を用いることなく第３図に示した従
来のループ・フイルタと同等の特性を有するルー
プ・フイルタを有し、よつて集積化可能なPLL
回路を提供することを目的とする。
このような本発明の目的は、本発明により、第
１の入力端子に入力信号を受ける位相比較器と該
位相比較器の比較結果に応じて出力される第１お
よび第２の出力を入力するループ・フイルタと、
該ループ・フイルタの出力に応じた発振周波数の
出力信号を出力する電圧制御形発振器とを有し、
該電圧制御形発振器の出力信号に応じた信号を該
位相比較器の第２の入力端子に入力して該位相比
較器の第１の入力端子に入力される信号と、第２
の入力端子に入力される信号の位相比較を行なう
PLL回路に於いて、該ループ・フイルタはその
出力端に接続された第１の容量と、一端が前記出
力端に接続された第２、第３の容量と、前記第１
の容量を充電又は放電するための定電流充電回路
及び定電流放電回路とを備え、 進み及び遅れ位相差信号のいずれか一方が到来
している期間は、前記第２の容量の他端に所定の
電圧を印加すると共に前記第１の容量を前記定電
流充電回路により充電し、前記位相差信号の他方
が到来している期間は、前記第３の容量の他端を
接地すると共に前記第１の容量を定電流放電回路
により放電し、前記位相差信号の非存在期間には
前記第２の容量の他端を接地し、前記第３の容量
の他端に所定の電圧を印加する様にしたことによ
り達成される。
１の入力端子に入力信号を受ける位相比較器と該
位相比較器の比較結果に応じて出力される第１お
よび第２の出力を入力するループ・フイルタと、
該ループ・フイルタの出力に応じた発振周波数の
出力信号を出力する電圧制御形発振器とを有し、
該電圧制御形発振器の出力信号に応じた信号を該
位相比較器の第２の入力端子に入力して該位相比
較器の第１の入力端子に入力される信号と、第２
の入力端子に入力される信号の位相比較を行なう
PLL回路に於いて、該ループ・フイルタはその
出力端に接続された第１の容量と、一端が前記出
力端に接続された第２、第３の容量と、前記第１
の容量を充電又は放電するための定電流充電回路
及び定電流放電回路とを備え、 進み及び遅れ位相差信号のいずれか一方が到来
している期間は、前記第２の容量の他端に所定の
電圧を印加すると共に前記第１の容量を前記定電
流充電回路により充電し、前記位相差信号の他方
が到来している期間は、前記第３の容量の他端を
接地すると共に前記第１の容量を定電流放電回路
により放電し、前記位相差信号の非存在期間には
前記第２の容量の他端を接地し、前記第３の容量
の他端に所定の電圧を印加する様にしたことによ
り達成される。
以下、図面を用いて本発明の一実施例を説明す
る。
る。
第４図は本発明の一実施例を示す図で、Q1〜
Q11はトランジスタ、C1，C2，C3はキヤパシタで
ある。
Q11はトランジスタ、C1，C2，C3はキヤパシタで
ある。
Ｐチヤネル・トランジスタQ1とｎチヤネル・
トランジスタQ2は第１のスイツチを構成し、ト
ランジスタQ1，Q2の共通接続されたゲートには
信号Ｃが印加される。
トランジスタQ2は第１のスイツチを構成し、ト
ランジスタQ1，Q2の共通接続されたゲートには
信号Ｃが印加される。
またトランジスタQ3，Q4およびトランジスタ
Q5，Q6は第２のスイツチを構成し、トランジス
タQ3，Q4の共通接続されたゲートには信号ｄが
印加される。
Q5，Q6は第２のスイツチを構成し、トランジス
タQ3，Q4の共通接続されたゲートには信号ｄが
印加される。
電源＋VSSと接地間にはトランジスタQ7，Q8，
Q9が直列に接続され各トランジスタのゲートは
それぞれのドレインに接続され、常時電流が＋Ｖ
から接地に向けて流れている。Ｐチヤネルトラン
ジスタQ10のゲートはトランジスタQ7のドレイン
に接続されている。
Q9が直列に接続され各トランジスタのゲートは
それぞれのドレインに接続され、常時電流が＋Ｖ
から接地に向けて流れている。Ｐチヤネルトラン
ジスタQ10のゲートはトランジスタQ7のドレイン
に接続されている。
ｎチヤネルトランジスタQ11のゲートはトラン
ジスタQ8のドレインに接続されている。
ジスタQ8のドレインに接続されている。
トランジスタQ10とQ11の接続点はループ・フ
イルタの出力端OUTであり、この出力端には第
１のキヤパシタC1、第２のキヤパシタC2、第３
のキヤパシタC3が接続されている。
イルタの出力端OUTであり、この出力端には第
１のキヤパシタC1、第２のキヤパシタC2、第３
のキヤパシタC3が接続されている。
尚、上記第１のスイツチと第２のスイツチはそ
れぞれトランジスタQ10，Q11のスイツチとして
の機能の他にキヤパシタC2，C3のドライバとし
て動作する。
れぞれトランジスタQ10，Q11のスイツチとして
の機能の他にキヤパシタC2，C3のドライバとし
て動作する。
次にこの回路の動作を説明する。
信号ａの位相が信号ｂのそれより進んでいる時
２１は信号ｃが“０”レベルの時、信号ｄは
“１”レベルである。従つて信号ｃの“０”レベ
ルによりＰチヤネルトランジスタQ1がオン、ｎ
チヤネルトランジスタQ2＝オフにより、点n1の
電位はハイレベルとなる。
２１は信号ｃが“０”レベルの時、信号ｄは
“１”レベルである。従つて信号ｃの“０”レベ
ルによりＰチヤネルトランジスタQ1がオン、ｎ
チヤネルトランジスタQ2＝オフにより、点n1の
電位はハイレベルとなる。
この時、ループ・フイルタの出力端OUTの電
位は、第４図ｂのｅに示すように、キヤパシタ
C2を介して△Ｖだけ上昇する。この上昇分△Ｖ
は、キヤパシタC1，C2，C3の容量をC1，C2，C3
とし、信号Ｃが“１”から“０”レベルになる時
の点n1の立上り幅をＶとすると次の(2)式で表わさ
れる。
位は、第４図ｂのｅに示すように、キヤパシタ
C2を介して△Ｖだけ上昇する。この上昇分△Ｖ
は、キヤパシタC1，C2，C3の容量をC1，C2，C3
とし、信号Ｃが“１”から“０”レベルになる時
の点n1の立上り幅をＶとすると次の(2)式で表わさ
れる。
Ｖ＝C2／C1＋C2＋C3・Ｖ ……(2)
また、これと同時に点n1がハイレベルとなつた
ことにより、Ｐチヤネル・トランジスタQ10のソ
ース電位がゲート電位より閾値以上に高くなつて
トランジスタQ10はオン（この時点n2はハイレベ
ルであるのでｎチヤネルトランジスタQ11はオ
フ）となり、トランジスタQ10を介して電流Ｉが
信号ｃの“０”レベルの幅△Ｔの間だけ出力端
OUTへ流れる。これにより出力端OUTの電位は
前記の上昇分△Ｖからさらに△Ｘだけ上昇する。
ことにより、Ｐチヤネル・トランジスタQ10のソ
ース電位がゲート電位より閾値以上に高くなつて
トランジスタQ10はオン（この時点n2はハイレベ
ルであるのでｎチヤネルトランジスタQ11はオ
フ）となり、トランジスタQ10を介して電流Ｉが
信号ｃの“０”レベルの幅△Ｔの間だけ出力端
OUTへ流れる。これにより出力端OUTの電位は
前記の上昇分△Ｖからさらに△Ｘだけ上昇する。
この上昇分△Ｘは次の(3)式で表わされる。
△Ｘ＝Ｉ・△Ｔ／C1＋C2＋C3 ……(3)
信号ｃが“０”レベルから“１”レベルへ戻る
とキヤパシタC2を介した出力端OUTの電位上昇
分△Ｖはなくなり、トランジスタQ10オンによつ
て電流Ｉが△Ｔの間だけ流れたことによる電位の
上昇分△Ｘが残る。
とキヤパシタC2を介した出力端OUTの電位上昇
分△Ｖはなくなり、トランジスタQ10オンによつ
て電流Ｉが△Ｔの間だけ流れたことによる電位の
上昇分△Ｘが残る。
このようにして、信号ａとｂの位相が合うまで
信号ｃが“０”レベルになるごとに出力端OUT
の電位は上昇する。従つて出力端OUTの電位が
ループ・フイルタの出力電圧ｅとして電圧制御形
発振器に入力され、発振周波数を高めるように制
御するので、信号ａに対して位相が遅れていた信
号ｂの位相を両者が一致するように進める。一
方、信号ａの位相が信号ｂのそれより遅れている
時２２は、信号ｄが“０”レベルの時、信号ｃは
“１”レベルである。従つて信号ｄの“０”レベ
ルによりＰチヤネルトランジスタQ3がオン、ｎ
チヤネルトランジスタQ4がオフとなり、これに
よつてトランジスタQ5，Q6のゲートはハイレベ
ルとなるのでＰチヤネルトランジスタQ5はオフ、
ｎチヤネルトランジスタQ6はオンとなり、点n2
はローレベルとなる。
信号ｃが“０”レベルになるごとに出力端OUT
の電位は上昇する。従つて出力端OUTの電位が
ループ・フイルタの出力電圧ｅとして電圧制御形
発振器に入力され、発振周波数を高めるように制
御するので、信号ａに対して位相が遅れていた信
号ｂの位相を両者が一致するように進める。一
方、信号ａの位相が信号ｂのそれより遅れている
時２２は、信号ｄが“０”レベルの時、信号ｃは
“１”レベルである。従つて信号ｄの“０”レベ
ルによりＰチヤネルトランジスタQ3がオン、ｎ
チヤネルトランジスタQ4がオフとなり、これに
よつてトランジスタQ5，Q6のゲートはハイレベ
ルとなるのでＰチヤネルトランジスタQ5はオフ、
ｎチヤネルトランジスタQ6はオンとなり、点n2
はローレベルとなる。
これにより上記の場合と全く逆に、ループ・フ
イルタの出力端OUTの電位は第４図ｂのｅに示
すようにキヤパシタC3を介して△V′だけ低下す
る。この低下分△V′は前記と同様にして(4)式で
表わされる。
イルタの出力端OUTの電位は第４図ｂのｅに示
すようにキヤパシタC3を介して△V′だけ低下す
る。この低下分△V′は前記と同様にして(4)式で
表わされる。
△V′＝C3／C1＋C2＋C3・V′ ……(4)
また、これと同時に点n2がローレベルとなつた
ことによりｎチヤネルトランジスタのソース電位
がゲート電位より閾値以上に低くなり、トランジ
スタQ11はオン（この時、点n1はローレベルであ
るのでＰチヤネルトランジスタQ10はオフ）とな
り、電流I′が信号ｄの“０”レベルの幅△T′の間
だけ出力端子OUTからトランジスタQ11、トラン
ジスタQ6を介して接地へ流れる。
ことによりｎチヤネルトランジスタのソース電位
がゲート電位より閾値以上に低くなり、トランジ
スタQ11はオン（この時、点n1はローレベルであ
るのでＰチヤネルトランジスタQ10はオフ）とな
り、電流I′が信号ｄの“０”レベルの幅△T′の間
だけ出力端子OUTからトランジスタQ11、トラン
ジスタQ6を介して接地へ流れる。
これにより出力端OUTの電位は前記の低下分
△V′からさらに△X′だけ低下する。
△V′からさらに△X′だけ低下する。
この低下分△X′は次の(5)式で表わされる。
△X′＝I′・△T′／C1＋C2＋C3 ……(5)
信号ｄが“０”レベルから“１”レベルへ戻る
とキヤパシタC3を介して出力端OUTの電位低下
分△V′はなくなり、トランジスタQ11オンによつ
て電流I′が△T′の間だけ流れたことによる電位の
低下分△X′が残る。
とキヤパシタC3を介して出力端OUTの電位低下
分△V′はなくなり、トランジスタQ11オンによつ
て電流I′が△T′の間だけ流れたことによる電位の
低下分△X′が残る。
このようにして信号ａとｂの位相が合うまで信
号ｄが“０”レベルになるごとに出力端OUTの
電位は低下する。従つて出力端OUTの電位がル
ープ・フイルタの出力電圧ｅとして電圧制御形発
振器に入力され、発振周波数を下げるように制御
するので、信号ａに対して位相が進んでいた信号
ｂの位相を両者が一致するように遅らせる。
号ｄが“０”レベルになるごとに出力端OUTの
電位は低下する。従つて出力端OUTの電位がル
ープ・フイルタの出力電圧ｅとして電圧制御形発
振器に入力され、発振周波数を下げるように制御
するので、信号ａに対して位相が進んでいた信号
ｂの位相を両者が一致するように遅らせる。
尚、上記の本実施例では、キヤパシタC2とC3
の容量は等しく、また電流ＩとI′も等しく設定さ
れている。さらに信号ｃとｄの“１”レベルは＋
VSS、“０”レベルは接地レベルであるから、Ｖ＝
V′であり、従つて△Ｖ＝△V′である。
の容量は等しく、また電流ＩとI′も等しく設定さ
れている。さらに信号ｃとｄの“１”レベルは＋
VSS、“０”レベルは接地レベルであるから、Ｖ＝
V′であり、従つて△Ｖ＝△V′である。
以上の説明で明らかなように、本回路は、入力
信号ａに対して電圧制御形発振器の出力信号ｂ
（本実施例のように分周した信号も含む）の位相
が遅れている場合には出力端OUTの電位はキヤ
パシタC2を介してもち上げられると同時にトラ
ンジスタQ10がオンしてキヤパシタC1を充電する
ことによつて上昇し、電圧制御形発振器の発振周
波数を高め、信号ｂの位相が進んでいる場合には
出力端OUTの電位はキヤパシタC3を介して下げ
られると同時にトランジスタQ11がオンしてキヤ
パシタC1にチヤージされている電荷を放電する
ことによつて低下し、電圧制御形発振器の発振周
波数を下げるように動作する。
信号ａに対して電圧制御形発振器の出力信号ｂ
（本実施例のように分周した信号も含む）の位相
が遅れている場合には出力端OUTの電位はキヤ
パシタC2を介してもち上げられると同時にトラ
ンジスタQ10がオンしてキヤパシタC1を充電する
ことによつて上昇し、電圧制御形発振器の発振周
波数を高め、信号ｂの位相が進んでいる場合には
出力端OUTの電位はキヤパシタC3を介して下げ
られると同時にトランジスタQ11がオンしてキヤ
パシタC1にチヤージされている電荷を放電する
ことによつて低下し、電圧制御形発振器の発振周
波数を下げるように動作する。
このようなループ・フイルタの伝達関数Ｆ（Ｓ）
は(6)式で表わされる。
は(6)式で表わされる。
Ｆ（Ｓ）＝Sτ2＋１／Sτ1・VSS ……(6)
ここでτ1＝C1＋C2＋C3／Ｉ・VSS
τ2＝C2・VSS／Ｉ である。
前記のようにτ1＝2.08×10-3sec
τ2＝2.86×10-4 4sec
に設定し、VSS＝5V、Ｉ＝0.06μAとすると
C1＝18.06PF，C2＝C3＝3.43PFとなる。このよ
うな容量は前記と同様の構造の場合C1，C2，C3
を合わせても300μm口の大きさとすることがで
き、IC化が充分可能となる。
うな容量は前記と同様の構造の場合C1，C2，C3
を合わせても300μm口の大きさとすることがで
き、IC化が充分可能となる。
以上説明したように、本発明によればループ・
フイルタの回路中に設ける容量を小さくすること
ができるので、充分集積回路化の可能なPLL回
路が提供される。
フイルタの回路中に設ける容量を小さくすること
ができるので、充分集積回路化の可能なPLL回
路が提供される。
第１図はPLL回路の１例を示すブロツク図、
第２図は一般的な位相比較器を説明するための
図、第３図は従来のループ・フイルタを説明する
ための図、第４図は本発明の一実施例を説明する
ための図である。 １：位相比較器、２：ループ・フイルタ、３：
電圧制御形発振器、Q1〜Q11：トランジスタ、
C1：第１のキヤパシタ、C2：第２のキヤパシタ、
C3：第３のキヤパシタ。
第２図は一般的な位相比較器を説明するための
図、第３図は従来のループ・フイルタを説明する
ための図、第４図は本発明の一実施例を説明する
ための図である。 １：位相比較器、２：ループ・フイルタ、３：
電圧制御形発振器、Q1〜Q11：トランジスタ、
C1：第１のキヤパシタ、C2：第２のキヤパシタ、
C3：第３のキヤパシタ。
Claims (1)
- 【特許請求の範囲】 １ 第１の入力端子に入力信号を受ける位相比較
器と、該位相比較器の比較結果に応じて出力され
る第１および第２の出力を入力するループ・フイ
ルタと、該ループ・フイルタの出力に応じた発振
周波数の出力信号を出力する電圧制御形発振器と
を有し、該電圧制御形発振器の出力信号に応じた
信号を該位相比較器の第２の入力端子に入力して
該位相比較器の第１の入力端子に入力される信号
と第２の入力端子に入力される信号の位相比較を
行なうPLL回路において、該ループ・フイルタ
はその出力端に接続された第１の容量と、一端が
前記出力端に接続された第２、第３の容量と、前
記第１の容量を充電又は放電するための定電流充
電回路及び定電流放電回路とを備え、 進み及び遅れ位相差信号のいずれか一方が到来
している期間は、前記第２の容量の他端に所定の
電圧を印加すると共に前記第１の容量を前記定電
流充電回路により充電し、前記位相差信号の他方
が到来している期間は、前記第３の容量の他端を
接地すると共に前記第１の容量を定電流放電回路
により放電し、前記位相差信号の非存在期間には
前記第２の容量の他端を接地し、前記第３の容量
の他端に所定の電圧を印加する様にしたことを特
徴とするPLL回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56126248A JPS5827438A (ja) | 1981-08-12 | 1981-08-12 | Ｐｌｌ回路 |
| US06/407,150 US4524333A (en) | 1981-08-12 | 1982-08-11 | Phase-locked loop using integrated switched filter |
| DE8282401522T DE3268401D1 (en) | 1981-08-12 | 1982-08-11 | Phase-locked loop circuit |
| EP82401522A EP0072751B1 (en) | 1981-08-12 | 1982-08-11 | Phase-locked loop circuit |
| IE1957/82A IE53355B1 (en) | 1981-08-12 | 1982-08-12 | Phase-locked loop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56126248A JPS5827438A (ja) | 1981-08-12 | 1981-08-12 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5827438A JPS5827438A (ja) | 1983-02-18 |
| JPH033972B2 true JPH033972B2 (ja) | 1991-01-21 |
Family
ID=14930463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56126248A Granted JPS5827438A (ja) | 1981-08-12 | 1981-08-12 | Ｐｌｌ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4524333A (ja) |
| EP (1) | EP0072751B1 (ja) |
| JP (1) | JPS5827438A (ja) |
| DE (1) | DE3268401D1 (ja) |
| IE (1) | IE53355B1 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8329511D0 (en) * | 1983-11-04 | 1983-12-07 | Inmos Ltd | Timing apparatus |
| US4814726A (en) * | 1987-08-17 | 1989-03-21 | National Semiconductor Corporation | Digital phase comparator/charge pump with zero deadband and minimum offset |
| US4937538A (en) * | 1988-04-05 | 1990-06-26 | U.S. Philips Corporation | Circuit arrangement for synchronizing an oscillator |
| JP2855628B2 (ja) * | 1988-05-11 | 1999-02-10 | セイコーエプソン株式会社 | 位相同期回路 |
| US5008637A (en) * | 1989-11-15 | 1991-04-16 | Level One Communications, Inc. | Fully integrated charge pump phase locked loop |
| US5146187A (en) * | 1991-07-01 | 1992-09-08 | Ericsson Ge Mobile Communications Inc. | Synthesizer loop filter for scanning receivers |
| KR930702820A (ko) * | 1991-08-06 | 1993-09-09 | 아이자와 스스무 | 위상 동기 회로 |
| US5208546A (en) * | 1991-08-21 | 1993-05-04 | At&T Bell Laboratories | Adaptive charge pump for phase-locked loops |
| US5458438A (en) * | 1991-09-06 | 1995-10-17 | Foam Enterprises, Inc. | Insulating pipe spacers |
| JP3795098B2 (ja) * | 1994-05-09 | 2006-07-12 | シリコン システムズ インコーポレーテッド | 位相検出器型フェーズ・ロック・ループ |
| GB9415185D0 (en) * | 1994-07-28 | 1994-09-21 | Thomson Consumer Electronics | Fast acting control system |
| DE19639370A1 (de) * | 1996-09-25 | 1998-03-26 | Philips Patentverwaltung | Phasenregelkreis |
| JP3827403B2 (ja) * | 1997-05-20 | 2006-09-27 | 富士通株式会社 | 電流スイッチ回路及びそれを利用したｐｌｌ回路 |
| US6546059B1 (en) * | 1999-12-28 | 2003-04-08 | Intel Corporation | Adaptive integrated PLL loop filter |
| US6539316B1 (en) | 2000-01-06 | 2003-03-25 | Data Sciences International, Inc. | Phase detector |
| US6435037B1 (en) | 2000-01-06 | 2002-08-20 | Data Sciences International, Inc. | Multiplexed phase detector |
| US6595071B1 (en) | 2000-01-06 | 2003-07-22 | Transoma Medical, Inc. | Estimation of error angle in ultrasound flow measurement |
| DE10048590B4 (de) | 2000-09-30 | 2008-02-28 | Infineon Technologies Ag | Phasenregelkreis |
| GB2384123A (en) | 2002-01-11 | 2003-07-16 | Zarlink Semiconductor Inc | Resampling filter for analog PLL |
| US9397557B2 (en) * | 2014-05-15 | 2016-07-19 | Mediatek Inc. | Charge pump with wide operating range |
| US9331569B1 (en) * | 2015-01-14 | 2016-05-03 | Mediatek Inc. | Current generating circuit, current generating method, charge pumping circuit and charge pumping method |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS588776B2 (ja) * | 1977-03-15 | 1983-02-17 | 日本電気株式会社 | 周波数弁別器 |
| US4208635A (en) * | 1978-08-14 | 1980-06-17 | Scientific Micro Systems, Inc. | Active filter and phase-locked loop using same |
| US4371975A (en) * | 1981-02-25 | 1983-02-01 | Rockwell International Corporation | Sampling NRZ data phase detector |
-
1981
- 1981-08-12 JP JP56126248A patent/JPS5827438A/ja active Granted
-
1982
- 1982-08-11 EP EP82401522A patent/EP0072751B1/en not_active Expired
- 1982-08-11 US US06/407,150 patent/US4524333A/en not_active Expired - Lifetime
- 1982-08-11 DE DE8282401522T patent/DE3268401D1/de not_active Expired
- 1982-08-12 IE IE1957/82A patent/IE53355B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE3268401D1 (en) | 1986-02-20 |
| US4524333A (en) | 1985-06-18 |
| JPS5827438A (ja) | 1983-02-18 |
| EP0072751A3 (en) | 1983-08-24 |
| EP0072751A2 (en) | 1983-02-23 |
| IE53355B1 (en) | 1988-10-26 |
| EP0072751B1 (en) | 1986-01-08 |
| IE821957L (en) | 1983-02-12 |
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