JP3795098B2 - 位相検出器型フェーズ・ロック・ループ - Google Patents
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Description
【０００１】
本発明は、データ記録および検出手段の分野に関するものである。
【０００２】
コンピュータ・システムでは情報はウィンチェスタ型ハード・ディスクやフロッピー・ディスクなどの磁気記憶システムに記憶される。データは“トラック”と呼ばれる連続した螺旋状あるいは同芯状のリングに保存される。このデータはディスク表面の磁気粒子の極性の変化から成る。多くの構成がこれらの変化とデータの検出に用いられている。
【０００３】
ある従来技術によるデータ検出法はピーク検出システムである。ピーク検出構成の欠点はデータ密度に限界があることである。もう一つの従来技術によるデータ検出手段は部分応答（Partial-Respone）クラスIV（ＰＲ−IV）信号として知られている。ＰＲ−IV手段を用いるシステムは従来型のピーク検出システムより記録密度が高い。
【０００４】
ＰＲ−IVシステムでは、入力信号は記号シーケンス検出を行う前にサンプルされる。従来技術のＰＲ−IVデコーダの一例を図１に示す。入力信号はスイッチ１０１の一方の端子に結合されている。スイッチ１０１のもう一方の端子はノード１０２に結合されている。ノード１０２は入力としてシンボル・シーケンス検出器１０３に結合されている。シンボル・シーケンス検出器１０３の出力１０４はデコード・データである。また、ノード１０２は破線１０５で示されたタイミング回復回路に結合されている。タイミング回復回路１０５は位相検出器１０６と、ループ・フィルタ１０８と、ＶＣＯ１１０で構成されている。ノード１０２は入力として位相検出器１０６に結合されている。位相検出器１０６の出力１０７は入力としてループ・フィルタ１０８に結合されている。ループ・フィルタ１０８は出力１０９をＶＣＯ１１０に送り出す。ＶＣＯ１１０の出力１１１はスイッチ１０１を制御するサンプリング・クロック信号である。
【０００５】
タイミング回復回路１０５は送信回路と受信回路の発振器間の周波数ドリフトが補償されるよう、サンプラのためのクロック信号を調節するのに必要である。このタイミング回復回路は一般にサンプル・データ位相検出器からなるフェーズ・ロック・ループ（ＰＬＬ）である。位相検出器はサンプル・データ値からタイミング勾配を計算して、入力信号とＶＣＯの間の位相誤差を決定する。タイミング回復については、Ｋ．Ｈ．ミューラー（K.H.Mueller）とＭ．ミュラー（M.Muller）が "Timing Recovery in Digital Synchronous Data Receivers", IEEE Trans.Commun.,vol.COM-24,pp.516-530,May,1976 に、またＦ．ドリーボ（F.Dolivo）らが米国特許第４,８９０,２９９号 "Fast Timing Acquisition for Partial-Response Signaling" と“Fast Timing Recovery for Partial-Response Signaling Systems" に、また Ｆ．ドリーボ（F.Dolivo），Ｗ．ショット（W.Schott）とＧ．アンガーボック（G.Ungerbock）が IEEE International Conference on Communications, June,1989, pp.573-577 に述べている。
【０００６】
データ・デコーダはタイミング回復回路を援助するためにフェーズ・ロック・ループを用いる。フェーズ・ロック・ループ（ＰＬＬ）は最新の通信装置および記憶装置の基本的な構成ブロックである。典型的なＰＬＬは電圧制御発振器（ＶＣＯ）と、位相検出器と、ループ・フィルタで構成されている。多くの集積回路の用途ではループ・フィルタは外部の別個のＲ（抵抗）、Ｃ（キャパシタ）部品と一緒に実現される場合が多い。
【０００７】
図２は従来技術によるフェーズ・ロック・ループの構成図である。入力信号Ｆin７０１は一つの入力として位相検出器７０２に送られる。位相検出器７０２の出力７０３は入力としてチャージ・ポンプ７０４に送られる。チャージ・ポンプ７０４は出力７０５を破線７０６で示したループ・フィルタに送り出す。ループ・フィルタ７０６は外部にあり、ノード７０７でチャージ・ポンプに結合されている。ノード７０７は抵抗Ｒ１とキャパシタＣ１を経て接地されている。ノード７０７は入力としてＶＣＯ制御電圧ＶctをＶＣＯ７０８に送り出す。ＶＣＯ７０８はフィード・バック・ループに結合されている出力７０９を第２入力として位相検出器７０２に送り出す。
【０００８】
多くの場合、二つの重要なパラメータ、固有周波数ωｎとダンピング・ファクタζがＰＬＬの安定性と収束時間を示すのに用いられる。図２に示された一般に用いられる単純ＲＣループ・フィルタについては、これらの値は次の式で決定される。
ωｎ＝√（ＫdＫv／Ｃ１）
ζ ＝ＫdＫvＲ１／２ωｎ
ここでＫdは位相検出器の利得であり、ＫvはＶＣＯの利得である。
【０００９】
多くの場合Ｒ１の値を動的に変化できることがきわめて望ましい。Ｒ１が外付け部品であるので、一度選択したらその値を変化させるのは困難である。
【００１０】
Ｒ１の値を変化させるために、異なる抵抗構成間を切り換えるＭＯＳＦＥＴを用いる従来技術システムがある。このアプローチではごく限られた数のＲ１値しか得られず、抵抗構成間を切り換えた場合には通常重大な外乱がループに生じる。また、集積回路の用途ではこのアプローチでは異なるＲ１を調整するのに多くの端子が必要であり、装置費用が上昇する。
【００１１】
【発明の概要】
フリップ・フロップ型フェーズ・ロック・ループ（Ａ型ＰＬＬ）あるいは位相検出器型フェーズ・ロック・ループ（Ｂ型ＰＬＬ）のためのプログラマブル・ダンピングのあるフェーズ・ロック・ループを用いるタイミング獲得回路について述べる。フリップ・フロップ型フェーズ・ロック・ループのためのダンピング手段では同値電圧Ｖeffをキャパシタ電圧に加えて抵抗Ｒ１をシミュレートする。同値電圧Ｖeffは内部で発生するので、プログラマブル・ダンピングが可能となる。位相検出器型フェーズ・ロック・ループではループ・フィルタの実効抵抗Ｒ１を制御するのに可変利得増幅器が用いられる。
【００１２】
【実施例】
プログラマブル・ダンピング構成のための方法と装置について述べる。以下の説明では本発明をより完全に理解できるよう数多くの説明が特別に詳細に述べられている。しかし、技術精通者にはこれらの特別に詳細な説明がなくても本発明が実施できることは明らかであろう。他の実施例では本発明を不必要に曖昧にしないために充分に知られている特徴は詳細には説明していない。
【００１３】
フェーズ・ロック・ループの実現
２種類のフェーズ・ロック・ループが本発明で提案されている。プログラマブル・ダンピング構成が各型について述べられている。他の型のフェーズ・ロック・ループの構成は同様にして得られる。
【００１４】
フリップ・フロップ型フェーズ・ロック・ループ（Ａ型ＰＬＬ）
フェーズ・ロック・ループのよく用いられる型の一つは図３に示すフリップ・フロップ型フェーズ・ロック・ループである。入力信号Ｆin７０１と信号ＶＣＯin７０９のＶＣＯはフリップ・フロップとロジックのブロック８０２への入力である。フリップ・フロップとロジックのブロック８０２は二つの入力、すなわちポンプ・アップ信号ＰＵ８０３とポンプダウン信号ＰＤ８０４を送り出す。ポンプ・アップ信号ＰＵ８０３はスイッチ８０６を制御する。スイッチ８０６は電流源８０５をノード８０７に結合したり分離したりする。ポンプダウンＰＤ８０４はスイッチ８０８を制御する。スイッチ８０８は電流源８０９を経てノード８０７を接地したり、分離したりする。ノード８０７はＩout信号７０５をループ・フィルタ７０６に送り出す。Ｉout信号７０５はノード７０７に結合されている。ノード７０７は電圧降下がＶR１である抵抗Ｒ１と電圧降下がＶC１であるキャパシタＣ１を経て接地されている。信号ＶＣＴはノード７０７から得られ、これはＶR１＋ＶC１に等しく、ＶC１＋Ｉout（Ｒ１）に等しい。
【００１５】
出力電流パルスの幅は二つの入力間の位相エラーに比例しており、電流の極性はエラーの方向を示している。Ｒ１とＣ１が直列なので、ループ・フィルタの出力電圧（Ｖct）がＲ１の電圧低下とＣ１の電圧低下の合計に等しいことに注意されたい。
【００１６】
図４はフリップ・フロップ型フェーズ・ロック・ループのためのプログラマブル・ダンピング回路を示す。入力信号Ｆin７０１と信号ＶＣＯin７０９は入力としてフリップ・フロップとロジックのブロック８０２に送られる。ロジックのブロック８０２はポンプ・アップ信号８０３とポンプ・ダウン信号８０４をそれぞれ制御スイッチ８０６と８０８に送り出す。また、ポンプ・アップ信号８０３はスイッチ９０４を制御し、ポンプ・ダウン信号８０４はスイッチ９０５を制御する。スイッチ８０６は電流源８０５をノード８０７に結合したり分離する。スイッチ８０８はノード８０７を電流源８０９に結合したり分離したりする。ノード８０７はフィルタ９０１に結合されている。フィルタ９０１はノード８０７に結合されたノード９０２を含んでいる。ノード９０２はキャパシタＣ１を経て接地されている。また、ノード９０２は加算ノード９０３に結合されている。スイッチ９０４は電圧源＋Ｖeff９０６をノード９０８に結合したり分離したりする。スイッチ９０５はノード９０８を電圧源−Ｖeff９０７に結合したり分離したりする。ノード９０８は加算ノード９０３に結合されている。ノード９０３の出力電圧はＶct＝ＶC１＋ＶR１（EQ）である。電圧Ｖeff＝Ｉ０（Ｒ１）である。実効Ｒ１＝Ｖeff／Ｉ０である。
ＶR１（EQ）＝＋Ｖeff（スイッチ９０６がオンの場合）
−Ｖeff（スイッチ９０７がオンの場合）
０（スイッチ９０６と９０７がともにオフの場合）
【００１７】
図４の実施例ではＲ１をＣ１に接続する代わりに、等価電圧（Ｖeff＝Ｉ０Ｒ１）をキャパシタ電圧に加えることによりＲ１が‘シミュレート’される。したがって、この二つのアプローチはＶＣＯについて同じ制御電圧を発生する。Ｒ１の実効値は電圧源Ｖeffのレベルを変化させて調節することができる。
【００１８】
位相検出器型フェーズ・ロック・ループ（Ｂ型ＰＬＬ）
もう一つの型のフェーズ・ロック・ループはたとえばハード・ディスク・ドライブ用のＰＲＭＬチャンネルなどのサンプル・データ・システムで用いられることが多い。このような手段はＫ．Ｈ．ミューラー（K.H.Mueller）とＭ．ミュラー（M.Muller）が "Timing Recovery in Digital Synchronous Data Receivers", IEEE Trans.Commun., vol.COM-24, pp.516-530, May,1976 に述べている。位相検出器型フェーズ・ロック・ループを図５に示す。入力信号Ｆin７０１と信号ＶＣＯin７０９は入力として位相検出器７０２に送られる。位相検出器は出力７０３を変換コンダクタンス型チャージ・ポンプ１００１に送り出す。チャージ・ポンプ１００１は出力１００２をループ・フィルタ７０６に送り出す。信号１００２はノード７０７に結合されている。ノード７０７は抵抗Ｒ１とキャパシタＣ１を経て接地されている。ノード７０７は出力としてＶＣＯ制御電圧Ｖctを送り出す。
【００１９】
位相検出器出力の大きさは位相エラーに比例している。チャージ・ポンプは入力電圧に比例した出力電流のあるアナログ変換コンダクタンス・ブロックである。この型の位相検出器ではＲ１は可変利得増幅器でシミュレートされる。
【００２０】
図６は図５の位相検出器型フェーズ・ロック・ループのためのプログラマブル・ダンピング回路を示している。入力信号Ｆin７０１とＶＣＯin７０９は位相検出器７０２に結合されている。位相検出器７０２の出力７０３は変換コンダクタンス・チャージ・ポンプ１００１に、また可変利得増幅器１００５に結合されている。チャージ・ポンプ１００１の出力１００２はノード１００３に結合されている。ノード１００３はキャパシタＣ１を経て接地されている。またノード１００３は加算ノード１００４に結合されている。利得制御信号１００６は可変利得増幅器１００５の利得を制御する。可変利得増幅器１００５の出力１００７は加算ノード１００４に結合されている。加算ノード１００４の出力はＶＣＯ制御電圧Ｖctである。
【００２１】
この増幅器１００５の利得を変化させることによって、ループ・フィルタの実効抵抗Ｒ１を変更できる。図６のプログラマブル・ダンピング構成によって、いくつかの異なる種類のＰＬＬ設計が可能である。これらには周波数範囲の広いＰＬＬと、異なる操作モードでのＰＬＬがある。
【００２２】
実施例のフェーズ・ロック・ループの使用例及びその動作を説明する。
周波数範囲の広いＰＬＬ
ディスク・ドライブ定密度記録や周波数合成などの用途については、同じＰＬＬを異なる周波数範囲に固定しなければならない。この場合、ＫdとＫvはＶＣＯ中央周波数（ω０）に比例するようにするので、ωｎはω０に比例する。このようにして、収束するループについて必要なクロック・サイクル数は一定である。
【００２３】
たとえばＫv＝Ｋ１ω０とし、Ｋd＝Ｋ２ω０とする（Ｋ１とＫ２は２つの定数である）。したがって、次の値はＶＣＯ中央周波数に比例する。
ωｎ＝√（ＫdＫv／Ｃ１）＝ω０√（Ｋ１Ｋ２／Ｃ１）
【００２４】
ＫdはＶＣＯ中央周波数ω０でチャージ・ポンプ電流Ｉ０をトラッキングすることでフリップ・フロップ型フェーズ・ロック・ループについてω０に比例するようにできる。すなわち、
Ｋd＝Ｉ０／２π＝Ｋ２ω０
したがって、
Ｉ０＝２πＫ２ω０
【００２５】
位相検出器型フェーズ・ロック・ループについては変換コンダクタンス値Ｇmはω０をトラックするようにする。
Ｋd＝ａＧm＝Ｋ２ω０
および
Ｇm＝Ｋ２ω０／ａ
【００２６】
しかしながら、ＫdとＫvをω０でトラッキングした場合には、ダンピング・ファクタは次の式によって設定される。
ζ＝ＫdＫvＲ１／２ωｎ
＝Ｒ１√（ＫdＫvＣ１）／２
＝Ｒ１ω０√（Ｋ１Ｋ２Ｃ１）／２
【００２７】
すなわち、Ｒ１とＣ１がいずれも固定される場合にはダンピング・ファクタは中央周波数とともに変化する。適切なループ性能を得るためにダンピング・ファクタを約０.７で維持するのが望ましいので、ダンピング・ファクタが中央周波数とともに変化することは望ましくない。
【００２８】
プログラマブル・ダンピング構成によって、この問題を解決できる。ζは一定であるべきなので、実効Ｒ１値はω０に反比例するようプログラムされる。Ｉ０の値あるいは位相検出器のＧmがω０に比例するようになっているので、プログラマブル・ダンピング手段のＶeffあるいはＡeffは実際には一定値である。
Ｖeff＝Ｉ０Ｒ１＝（（２πＫ２ω０）２ζ）／（ω０√（Ｋ１Ｋ２Ｃ１））
＝４πζ√（Ｋ２ ／（Ｋ１Ｃ１））
あるいは
Ａeff＝ＧmＲ１＝（（Ｋ２ω０／ａ）２ζ）／（ω０√（Ｋ１Ｋ２Ｃ１））
＝（２／ａ）ζ√（Ｋ２／（Ｋ１Ｃ１））
ＶeffとＡeffは所望のダンピング・ファクタζと外部Ｃ１にのみ左右されることに注意されたい。これらはω０とは無関係である。これはきわめて単純で安定したＰＬＬシステムとなり、ωｎがＰＬＬ作動周波数をトラックし、またダンピング・ファクタが一定となる。
【００２９】
異なる操作モードでのＰＬＬ
多くのデータ・シンクロナイザーの用途については、通常、実際のデータが受信される前にＰＬＬのトレーニング期間がある。トレーニング期間中、ループが急速に収束できるようループのωｎが高いほうが望ましい。データ・トラッキング期間中ではジッタが減少するようωｎが低いほうが望ましい。これは通常チャージ・ポンプあるいは変換コンダクタンスを‘ギアシフト’することによって、すなわちＫdとωｎがそれに従って変化するようＩ０あるいはＧmの値を変化させることによって達成される。
【００３０】
また、ギアシフトはＰＬＬの獲得モードあるいはトラッキング・モードでループのダンピング・ファクタを変化させ、ループ性能を低下させる。プログラマブル・ダンピング構成を導入することによって、この変化は実効Ｒ１値をプログラムすることで補償される。ＰＬＬは両方の操作モードでその最善の性能に維持される。
【００３１】
以上、プログラマブル・ダンピング構成での部分応答クラスIV信号のタイミング獲得の方法と装置について述べた。
【図面の簡単な説明】
【図１】従来技術によるＰＲ−IVデコーダの一例の回路構成図。
【図２】従来技術によるフェーズ・ロック・ループの回路構成図。
【図３】従来技術によるＡ型位相検出器の回路図。
【図４】本発明によるＡ型位相検出器のためのプログラマブル・ダンピング回路図。
【図５】従来技術によるＢ型位相検出器の回路図。
【図６】本発明によるＢ型位相検出器のためのプログラマブル・ダンピング回路図。
【符号の説明】
１０１，８０８，９０４，９０５ スイッチ
１０２，７０７，８０７，９０２，９０８，１００３ ノード
１０３ シンボル・シーケンス検出器
１０５ タイミング回復回路
１０６ 位相検出器
１０８，７０６ ループ・フィルタ
１１０，７０８ ＶＣＯ
７０２ 位相検出器
７０４ チャージ・ポンプ
８０２ ロジック・ブロック
８０５，８０９ 電流源
８０６，８０８ 制御スイッチ
９０１ フィルタ
９０３，１００４ 加算ノード
９０６ 電圧源＋Ｖeff
９０７ 電圧源−Ｖeff
１００１ 変換コンダクタンス型チャージ・ポンプ
１００５ 可変利得増幅器
本発明は、データ記録および検出手段の分野に関するものである。
【０００２】
コンピュータ・システムでは情報はウィンチェスタ型ハード・ディスクやフロッピー・ディスクなどの磁気記憶システムに記憶される。データは“トラック”と呼ばれる連続した螺旋状あるいは同芯状のリングに保存される。このデータはディスク表面の磁気粒子の極性の変化から成る。多くの構成がこれらの変化とデータの検出に用いられている。
【０００３】
ある従来技術によるデータ検出法はピーク検出システムである。ピーク検出構成の欠点はデータ密度に限界があることである。もう一つの従来技術によるデータ検出手段は部分応答（Partial-Respone）クラスIV（ＰＲ−IV）信号として知られている。ＰＲ−IV手段を用いるシステムは従来型のピーク検出システムより記録密度が高い。
【０００４】
ＰＲ−IVシステムでは、入力信号は記号シーケンス検出を行う前にサンプルされる。従来技術のＰＲ−IVデコーダの一例を図１に示す。入力信号はスイッチ１０１の一方の端子に結合されている。スイッチ１０１のもう一方の端子はノード１０２に結合されている。ノード１０２は入力としてシンボル・シーケンス検出器１０３に結合されている。シンボル・シーケンス検出器１０３の出力１０４はデコード・データである。また、ノード１０２は破線１０５で示されたタイミング回復回路に結合されている。タイミング回復回路１０５は位相検出器１０６と、ループ・フィルタ１０８と、ＶＣＯ１１０で構成されている。ノード１０２は入力として位相検出器１０６に結合されている。位相検出器１０６の出力１０７は入力としてループ・フィルタ１０８に結合されている。ループ・フィルタ１０８は出力１０９をＶＣＯ１１０に送り出す。ＶＣＯ１１０の出力１１１はスイッチ１０１を制御するサンプリング・クロック信号である。
【０００５】
タイミング回復回路１０５は送信回路と受信回路の発振器間の周波数ドリフトが補償されるよう、サンプラのためのクロック信号を調節するのに必要である。このタイミング回復回路は一般にサンプル・データ位相検出器からなるフェーズ・ロック・ループ（ＰＬＬ）である。位相検出器はサンプル・データ値からタイミング勾配を計算して、入力信号とＶＣＯの間の位相誤差を決定する。タイミング回復については、Ｋ．Ｈ．ミューラー（K.H.Mueller）とＭ．ミュラー（M.Muller）が "Timing Recovery in Digital Synchronous Data Receivers", IEEE Trans.Commun.,vol.COM-24,pp.516-530,May,1976 に、またＦ．ドリーボ（F.Dolivo）らが米国特許第４,８９０,２９９号 "Fast Timing Acquisition for Partial-Response Signaling" と“Fast Timing Recovery for Partial-Response Signaling Systems" に、また Ｆ．ドリーボ（F.Dolivo），Ｗ．ショット（W.Schott）とＧ．アンガーボック（G.Ungerbock）が IEEE International Conference on Communications, June,1989, pp.573-577 に述べている。
【０００６】
データ・デコーダはタイミング回復回路を援助するためにフェーズ・ロック・ループを用いる。フェーズ・ロック・ループ（ＰＬＬ）は最新の通信装置および記憶装置の基本的な構成ブロックである。典型的なＰＬＬは電圧制御発振器（ＶＣＯ）と、位相検出器と、ループ・フィルタで構成されている。多くの集積回路の用途ではループ・フィルタは外部の別個のＲ（抵抗）、Ｃ（キャパシタ）部品と一緒に実現される場合が多い。
【０００７】
図２は従来技術によるフェーズ・ロック・ループの構成図である。入力信号Ｆin７０１は一つの入力として位相検出器７０２に送られる。位相検出器７０２の出力７０３は入力としてチャージ・ポンプ７０４に送られる。チャージ・ポンプ７０４は出力７０５を破線７０６で示したループ・フィルタに送り出す。ループ・フィルタ７０６は外部にあり、ノード７０７でチャージ・ポンプに結合されている。ノード７０７は抵抗Ｒ１とキャパシタＣ１を経て接地されている。ノード７０７は入力としてＶＣＯ制御電圧ＶctをＶＣＯ７０８に送り出す。ＶＣＯ７０８はフィード・バック・ループに結合されている出力７０９を第２入力として位相検出器７０２に送り出す。
【０００８】
多くの場合、二つの重要なパラメータ、固有周波数ωｎとダンピング・ファクタζがＰＬＬの安定性と収束時間を示すのに用いられる。図２に示された一般に用いられる単純ＲＣループ・フィルタについては、これらの値は次の式で決定される。
ωｎ＝√（ＫdＫv／Ｃ１）
ζ ＝ＫdＫvＲ１／２ωｎ
ここでＫdは位相検出器の利得であり、ＫvはＶＣＯの利得である。
【０００９】
多くの場合Ｒ１の値を動的に変化できることがきわめて望ましい。Ｒ１が外付け部品であるので、一度選択したらその値を変化させるのは困難である。
【００１０】
Ｒ１の値を変化させるために、異なる抵抗構成間を切り換えるＭＯＳＦＥＴを用いる従来技術システムがある。このアプローチではごく限られた数のＲ１値しか得られず、抵抗構成間を切り換えた場合には通常重大な外乱がループに生じる。また、集積回路の用途ではこのアプローチでは異なるＲ１を調整するのに多くの端子が必要であり、装置費用が上昇する。
【００１１】
【発明の概要】
フリップ・フロップ型フェーズ・ロック・ループ（Ａ型ＰＬＬ）あるいは位相検出器型フェーズ・ロック・ループ（Ｂ型ＰＬＬ）のためのプログラマブル・ダンピングのあるフェーズ・ロック・ループを用いるタイミング獲得回路について述べる。フリップ・フロップ型フェーズ・ロック・ループのためのダンピング手段では同値電圧Ｖeffをキャパシタ電圧に加えて抵抗Ｒ１をシミュレートする。同値電圧Ｖeffは内部で発生するので、プログラマブル・ダンピングが可能となる。位相検出器型フェーズ・ロック・ループではループ・フィルタの実効抵抗Ｒ１を制御するのに可変利得増幅器が用いられる。
【００１２】
【実施例】
プログラマブル・ダンピング構成のための方法と装置について述べる。以下の説明では本発明をより完全に理解できるよう数多くの説明が特別に詳細に述べられている。しかし、技術精通者にはこれらの特別に詳細な説明がなくても本発明が実施できることは明らかであろう。他の実施例では本発明を不必要に曖昧にしないために充分に知られている特徴は詳細には説明していない。
【００１３】
フェーズ・ロック・ループの実現
２種類のフェーズ・ロック・ループが本発明で提案されている。プログラマブル・ダンピング構成が各型について述べられている。他の型のフェーズ・ロック・ループの構成は同様にして得られる。
【００１４】
フリップ・フロップ型フェーズ・ロック・ループ（Ａ型ＰＬＬ）
フェーズ・ロック・ループのよく用いられる型の一つは図３に示すフリップ・フロップ型フェーズ・ロック・ループである。入力信号Ｆin７０１と信号ＶＣＯin７０９のＶＣＯはフリップ・フロップとロジックのブロック８０２への入力である。フリップ・フロップとロジックのブロック８０２は二つの入力、すなわちポンプ・アップ信号ＰＵ８０３とポンプダウン信号ＰＤ８０４を送り出す。ポンプ・アップ信号ＰＵ８０３はスイッチ８０６を制御する。スイッチ８０６は電流源８０５をノード８０７に結合したり分離したりする。ポンプダウンＰＤ８０４はスイッチ８０８を制御する。スイッチ８０８は電流源８０９を経てノード８０７を接地したり、分離したりする。ノード８０７はＩout信号７０５をループ・フィルタ７０６に送り出す。Ｉout信号７０５はノード７０７に結合されている。ノード７０７は電圧降下がＶR１である抵抗Ｒ１と電圧降下がＶC１であるキャパシタＣ１を経て接地されている。信号ＶＣＴはノード７０７から得られ、これはＶR１＋ＶC１に等しく、ＶC１＋Ｉout（Ｒ１）に等しい。
【００１５】
出力電流パルスの幅は二つの入力間の位相エラーに比例しており、電流の極性はエラーの方向を示している。Ｒ１とＣ１が直列なので、ループ・フィルタの出力電圧（Ｖct）がＲ１の電圧低下とＣ１の電圧低下の合計に等しいことに注意されたい。
【００１６】
図４はフリップ・フロップ型フェーズ・ロック・ループのためのプログラマブル・ダンピング回路を示す。入力信号Ｆin７０１と信号ＶＣＯin７０９は入力としてフリップ・フロップとロジックのブロック８０２に送られる。ロジックのブロック８０２はポンプ・アップ信号８０３とポンプ・ダウン信号８０４をそれぞれ制御スイッチ８０６と８０８に送り出す。また、ポンプ・アップ信号８０３はスイッチ９０４を制御し、ポンプ・ダウン信号８０４はスイッチ９０５を制御する。スイッチ８０６は電流源８０５をノード８０７に結合したり分離する。スイッチ８０８はノード８０７を電流源８０９に結合したり分離したりする。ノード８０７はフィルタ９０１に結合されている。フィルタ９０１はノード８０７に結合されたノード９０２を含んでいる。ノード９０２はキャパシタＣ１を経て接地されている。また、ノード９０２は加算ノード９０３に結合されている。スイッチ９０４は電圧源＋Ｖeff９０６をノード９０８に結合したり分離したりする。スイッチ９０５はノード９０８を電圧源−Ｖeff９０７に結合したり分離したりする。ノード９０８は加算ノード９０３に結合されている。ノード９０３の出力電圧はＶct＝ＶC１＋ＶR１（EQ）である。電圧Ｖeff＝Ｉ０（Ｒ１）である。実効Ｒ１＝Ｖeff／Ｉ０である。
ＶR１（EQ）＝＋Ｖeff（スイッチ９０６がオンの場合）
−Ｖeff（スイッチ９０７がオンの場合）
０（スイッチ９０６と９０７がともにオフの場合）
【００１７】
図４の実施例ではＲ１をＣ１に接続する代わりに、等価電圧（Ｖeff＝Ｉ０Ｒ１）をキャパシタ電圧に加えることによりＲ１が‘シミュレート’される。したがって、この二つのアプローチはＶＣＯについて同じ制御電圧を発生する。Ｒ１の実効値は電圧源Ｖeffのレベルを変化させて調節することができる。
【００１８】
位相検出器型フェーズ・ロック・ループ（Ｂ型ＰＬＬ）
もう一つの型のフェーズ・ロック・ループはたとえばハード・ディスク・ドライブ用のＰＲＭＬチャンネルなどのサンプル・データ・システムで用いられることが多い。このような手段はＫ．Ｈ．ミューラー（K.H.Mueller）とＭ．ミュラー（M.Muller）が "Timing Recovery in Digital Synchronous Data Receivers", IEEE Trans.Commun., vol.COM-24, pp.516-530, May,1976 に述べている。位相検出器型フェーズ・ロック・ループを図５に示す。入力信号Ｆin７０１と信号ＶＣＯin７０９は入力として位相検出器７０２に送られる。位相検出器は出力７０３を変換コンダクタンス型チャージ・ポンプ１００１に送り出す。チャージ・ポンプ１００１は出力１００２をループ・フィルタ７０６に送り出す。信号１００２はノード７０７に結合されている。ノード７０７は抵抗Ｒ１とキャパシタＣ１を経て接地されている。ノード７０７は出力としてＶＣＯ制御電圧Ｖctを送り出す。
【００１９】
位相検出器出力の大きさは位相エラーに比例している。チャージ・ポンプは入力電圧に比例した出力電流のあるアナログ変換コンダクタンス・ブロックである。この型の位相検出器ではＲ１は可変利得増幅器でシミュレートされる。
【００２０】
図６は図５の位相検出器型フェーズ・ロック・ループのためのプログラマブル・ダンピング回路を示している。入力信号Ｆin７０１とＶＣＯin７０９は位相検出器７０２に結合されている。位相検出器７０２の出力７０３は変換コンダクタンス・チャージ・ポンプ１００１に、また可変利得増幅器１００５に結合されている。チャージ・ポンプ１００１の出力１００２はノード１００３に結合されている。ノード１００３はキャパシタＣ１を経て接地されている。またノード１００３は加算ノード１００４に結合されている。利得制御信号１００６は可変利得増幅器１００５の利得を制御する。可変利得増幅器１００５の出力１００７は加算ノード１００４に結合されている。加算ノード１００４の出力はＶＣＯ制御電圧Ｖctである。
【００２１】
この増幅器１００５の利得を変化させることによって、ループ・フィルタの実効抵抗Ｒ１を変更できる。図６のプログラマブル・ダンピング構成によって、いくつかの異なる種類のＰＬＬ設計が可能である。これらには周波数範囲の広いＰＬＬと、異なる操作モードでのＰＬＬがある。
【００２２】
実施例のフェーズ・ロック・ループの使用例及びその動作を説明する。
周波数範囲の広いＰＬＬ
ディスク・ドライブ定密度記録や周波数合成などの用途については、同じＰＬＬを異なる周波数範囲に固定しなければならない。この場合、ＫdとＫvはＶＣＯ中央周波数（ω０）に比例するようにするので、ωｎはω０に比例する。このようにして、収束するループについて必要なクロック・サイクル数は一定である。
【００２３】
たとえばＫv＝Ｋ１ω０とし、Ｋd＝Ｋ２ω０とする（Ｋ１とＫ２は２つの定数である）。したがって、次の値はＶＣＯ中央周波数に比例する。
ωｎ＝√（ＫdＫv／Ｃ１）＝ω０√（Ｋ１Ｋ２／Ｃ１）
【００２４】
ＫdはＶＣＯ中央周波数ω０でチャージ・ポンプ電流Ｉ０をトラッキングすることでフリップ・フロップ型フェーズ・ロック・ループについてω０に比例するようにできる。すなわち、
Ｋd＝Ｉ０／２π＝Ｋ２ω０
したがって、
Ｉ０＝２πＫ２ω０
【００２５】
位相検出器型フェーズ・ロック・ループについては変換コンダクタンス値Ｇmはω０をトラックするようにする。
Ｋd＝ａＧm＝Ｋ２ω０
および
Ｇm＝Ｋ２ω０／ａ
【００２６】
しかしながら、ＫdとＫvをω０でトラッキングした場合には、ダンピング・ファクタは次の式によって設定される。
ζ＝ＫdＫvＲ１／２ωｎ
＝Ｒ１√（ＫdＫvＣ１）／２
＝Ｒ１ω０√（Ｋ１Ｋ２Ｃ１）／２
【００２７】
すなわち、Ｒ１とＣ１がいずれも固定される場合にはダンピング・ファクタは中央周波数とともに変化する。適切なループ性能を得るためにダンピング・ファクタを約０.７で維持するのが望ましいので、ダンピング・ファクタが中央周波数とともに変化することは望ましくない。
【００２８】
プログラマブル・ダンピング構成によって、この問題を解決できる。ζは一定であるべきなので、実効Ｒ１値はω０に反比例するようプログラムされる。Ｉ０の値あるいは位相検出器のＧmがω０に比例するようになっているので、プログラマブル・ダンピング手段のＶeffあるいはＡeffは実際には一定値である。
Ｖeff＝Ｉ０Ｒ１＝（（２πＫ２ω０）２ζ）／（ω０√（Ｋ１Ｋ２Ｃ１））
＝４πζ√（Ｋ２ ／（Ｋ１Ｃ１））
あるいは
Ａeff＝ＧmＲ１＝（（Ｋ２ω０／ａ）２ζ）／（ω０√（Ｋ１Ｋ２Ｃ１））
＝（２／ａ）ζ√（Ｋ２／（Ｋ１Ｃ１））
ＶeffとＡeffは所望のダンピング・ファクタζと外部Ｃ１にのみ左右されることに注意されたい。これらはω０とは無関係である。これはきわめて単純で安定したＰＬＬシステムとなり、ωｎがＰＬＬ作動周波数をトラックし、またダンピング・ファクタが一定となる。
【００２９】
異なる操作モードでのＰＬＬ
多くのデータ・シンクロナイザーの用途については、通常、実際のデータが受信される前にＰＬＬのトレーニング期間がある。トレーニング期間中、ループが急速に収束できるようループのωｎが高いほうが望ましい。データ・トラッキング期間中ではジッタが減少するようωｎが低いほうが望ましい。これは通常チャージ・ポンプあるいは変換コンダクタンスを‘ギアシフト’することによって、すなわちＫdとωｎがそれに従って変化するようＩ０あるいはＧmの値を変化させることによって達成される。
【００３０】
また、ギアシフトはＰＬＬの獲得モードあるいはトラッキング・モードでループのダンピング・ファクタを変化させ、ループ性能を低下させる。プログラマブル・ダンピング構成を導入することによって、この変化は実効Ｒ１値をプログラムすることで補償される。ＰＬＬは両方の操作モードでその最善の性能に維持される。
【００３１】
以上、プログラマブル・ダンピング構成での部分応答クラスIV信号のタイミング獲得の方法と装置について述べた。
【図面の簡単な説明】
【図１】従来技術によるＰＲ−IVデコーダの一例の回路構成図。
【図２】従来技術によるフェーズ・ロック・ループの回路構成図。
【図３】従来技術によるＡ型位相検出器の回路図。
【図４】本発明によるＡ型位相検出器のためのプログラマブル・ダンピング回路図。
【図５】従来技術によるＢ型位相検出器の回路図。
【図６】本発明によるＢ型位相検出器のためのプログラマブル・ダンピング回路図。
【符号の説明】
１０１，８０８，９０４，９０５ スイッチ
１０２，７０７，８０７，９０２，９０８，１００３ ノード
１０３ シンボル・シーケンス検出器
１０５ タイミング回復回路
１０６ 位相検出器
１０８，７０６ ループ・フィルタ
１１０，７０８ ＶＣＯ
７０２ 位相検出器
７０４ チャージ・ポンプ
８０２ ロジック・ブロック
８０５，８０９ 電流源
８０６，８０８ 制御スイッチ
９０１ フィルタ
９０３，１００４ 加算ノード
９０６ 電圧源＋Ｖeff
９０７ 電圧源−Ｖeff
１００１ 変換コンダクタンス型チャージ・ポンプ
１００５ 可変利得増幅器
Claims (6)
- 位相検出器と、チャージ・ポンプと、ループ・フィルタと、電圧制御発振器とを備え、
前記位相検出器に入力信号が入力され；
前記位相検出器の出力が前記チャージ・ポンプに結合され；
前記チャージ・ポンプの出力が前記ループ・フィルタに結合され；
前記ループ・フィルタの出力が前記電圧制御発振器に結合され；
前記電圧制御発振器の出力が外部に出力されると共に前記位相検出器にＶＣＯ信号として入力されるフェーズ・ロック・ループであって：前記ＰＬＬはさらに、
前記ループ・フィルタが一方の電極が前記チャージ・ポンプの出力に結合され他方の電極が接地されたキャパシタであり；
前記ループ・フィルタと前記電圧制御発振器との間に加算ノードが接続され；
前記位相検出器と前記加算ノードとの間に可変利得増幅器が接続され；
前記加算ノードの一方の入力端子に前記ループ・フィルタの出力が入力され；
前記加算ノードの他方の入力端子に前記可変利得増幅器の出力が入力され；
前記可変利得増幅器に制御信号が入力され；
前記制御信号によってフェーズ・ロック・ループのダンピング・ファクターがプログラムされる、位相検出器型フェーズ・ロック・ループ。 - 前記入力信号としてサンプル・データが入力される、請求項１の位相検出器型フェーズ・ロック・ループ。
- 前記サンプル・データがハード・ディスク・ドライブ用ＰＲＭＬデータである、請求項２の位相検出器型フェーズ・ロック・ループ。
- 前記チャージ・ポンプが変換コンダクタンスである、請求項１の位相検出器型フェーズ・ロック・ループ。
- 前記入力信号としてサンプル・データが入力される、請求項４の位相検出器型フェーズ・ロック・ループ。
- 前記サンプル・データがハード・ディスク・ドライブ用ＰＲＭＬデータである、請求項５の位相検出器型フェーズ・ロック・ループ。
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