CN116505939B - 一种避免谐波锁定的亚采样锁相环电路 - Google Patents
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Abstract
本发明公开了一种避免谐波锁定的亚采样锁相环电路，包括：谐波抑制采样电荷泵模块、滤波器模块、压控振荡器模块。参考时钟信号、以及差分信号分别接入谐波抑制采样电荷泵模块的输入端，谐波抑制采样电荷泵的输出端输出信号接滤波器后接压控振荡器的输入，压控振荡器模块输出端输出差分信号作为接入谐波抑制采样电荷泵模块输入端的差分信号，并且所述压控振荡器模块的输出信号作为锁相环电路的最终输出，同时输出的差分信号与参考时钟相位同步。本发明无需额外的高频计数器，无需额外的辅助鉴频鉴相器和辅助电荷泵，仅由少量开关和电容即可解决传统亚采样锁相环所面临的谐波锁定问题，降低带内噪声的同时，有效降低了面积和功耗。
Description
技术领域
本发明属于半导体集成电路领域，具体涉及一种避免谐波锁定的亚采样锁相环电路。
背景技术
5G、6G通信技术和相控阵雷达的持续发展，对时钟系统提出了越来越高的要求，特别是超低抖动以及阵列时钟同步的需求，是业界研究的热点，单个时钟同步的成本和功耗的微小增加在大规模时钟阵列同步面前都会被放大数百乃至数千倍。现有技术中，为降低带内噪声和功耗，文献“Xiang G , Klumperink E , Bohsali M , et al. A 2.2GHz7.6mW sub-sampling PLL with -126dBc/Hz in-band phase noise and 0.15psrmsjitter in 0.18µm CMOS[C]// IEEE International Solid-state CircuitsConference. IEEE, 2009.”提出了亚采样型锁相环电路架构；后经历了十余年发展，演变出全数字架构以及数模融合架构，文献“Wu W , Yao C W , Guo C , et al. A 14-nmUltra-Low Jitter Fractional-N PLL Using a DTC Range Reduction Technique and aReconfigurable Dual-Core VCO[J]. IEEE Journal of Solid-State Circuits, 2021(56-12).”中在14nm基于DTC实现了基于亚采样锁相环技术的超低噪声时钟系统。然而亚采样锁相环受结构影响极易锁定在压控振荡器的谐波频率上，从而导致错误输出，传统结构往往需要添加额外的锁频环解决此问题。上述文献均采用额外的鉴频鉴相器PFD与电荷泵CP以辅助锁定，该类结构显而易见不仅增加了电路面积而且需要在亚采样（sub-sampling）和鉴频鉴相器与电荷泵两个路径之间进行切换，同时需要特别考虑环路稳定性问题。此外基于计数器型的辅助锁频环可解决亚采样的谐波锁定问题，但当系统从锁定到失锁到锁定的过程中，数字环路和模拟环路的切换会导致很长的重锁relock时间，因此高频计数器也造成了功耗增加。
大规模时钟阵列同步不仅对单个时钟产生电路的噪声提出更高的要求，而且对单个时钟电路的功耗和成本也提出了限制，单个时钟电路功耗微弱的增加都会被大规模阵列以数百倍放大，从而造成系统发热，引发芯片失效问题。
由此可见，面对大规模时钟同步阵列，现有亚采样（sub-sampling）型锁相环需要额外的高频计数器或鉴频鉴相器与电荷泵避免谐波锁定，这不仅造成了额外的面积和功耗浪费，而且增加了电路复杂性。因此以较低成本和功耗解决大规模时钟阵列同步问题是本领域技术人员亟待解决的技术问题。
发明内容
本发明设计了一种避免谐波锁定的亚采样锁相环电路，解决了现有亚采样型锁相环需要额外的高频计数器或鉴频鉴相器与电荷泵来避免谐波锁定，造成了额外的面积和功耗浪费，增加了电路复杂性的问题。
为解决上述技术问题，本发明采用以下技术方案：
一种避免谐波锁定的亚采样锁相环电路，包括谐波抑制采样电荷泵模块、滤波器模块和压控振荡器模块，谐波抑制采样电荷泵模块的输入端作为亚采样锁相环电路的输入端，参考时钟信号FREF、以及差分信号VCOP和VCON分别接入谐波抑制采样电荷泵模块的输入端，谐波抑制采样电荷泵模块的输出端输出信号Iout并接入滤波器模块的输入端，滤波器模块的输出端接入压控振荡器模块的输入端，压控振荡器模块的输出端输出差分信号作为接入谐波抑制采样电荷泵模块输入端的差分信号VCOP和VCON，并且所述压控振荡器模块的输出信号VCOP和VCON作为亚采样锁相环电路的最终输出，同时差分信号VCOP和VCON与参考时钟信号FREF相位同步。
作为本发明的一种优选技术方案，所述谐波抑制采样电荷泵模块包括亚采样相位比较单元、开关电容频率比较单元和电荷泵单元；参考时钟信号FREF、差分信号VCOP和VCON分别接入亚采样相位比较单元，亚采样相位比较单元输出端分别输出信号VSAMP和VSAMN；参考时钟信号FREF、差分信号VCOP分别接入开关电容频率比较单元，开关电容频率比较单元输出端分别输出信号FCMN和FCMP；信号VSAMP和VSAMN、以及信号FCMN和FCMP分别接入电荷泵单元，电荷泵单元输出端输出信号Iout。
作为本发明的一种优选技术方案，所述亚采样相位比较单元包括开关S1、开关S2、电容C1和电容C2；开关S1一端接压控振荡器模块输出的差分信号VCOP，开关S2的一端接压控振荡器模块输出的差分信号VCON，开关S1的另一端作为亚采样相位比较单元的第一输出端输出信号VSAMP，开关S2的另一端作为亚采样相位比较单元的第二输出端输出信号VSAMN，开关S1和S2均基于参考时钟信号FREF控制开合，电容C1的一端接开关S1的另一端，电容C2的一端接开关S2的另一端，电容C1、C2的另一端接地。
作为本发明的一种优选技术方案，所述开关电容频率比较单元包括晶体管M17、晶体管M18、开关S3、开关S4、开关S5、开关S6、电容C3、电容C4、非交叠时钟产生电路N1、非交叠时钟产生电路N2；
晶体管M17和晶体管M18的源极均接电源VDD，晶体管M17和晶体管M18的栅极均接偏置电压VBP，晶体管M17的漏极接开关S3的一端，晶体管M18的漏极接开关S5的一端，开关S4的一端接电容C3的一端，开关S4的另一端接开关S3的另一端，开关S6的一端接电容C4的一端，开关S6的另一端接开关S5的另一端，电容C3和电容C4的另一端均接地，开关S3、开关S4由非交叠时钟产生电路N2控制开合，开关S5、开关S6由非交叠时钟产生电路N1控制开合，非交叠时钟产生电路N2输入为参考时钟信号FREF，非交叠时钟产生电路N1输入为差分信号VCOP，晶体管M17的漏极作为开关电容频率比较单元的第一输出端输出信号FCMN、晶体管M18的漏极作为开关电容频率比较单元的第二输出端输出信号FCMP。
作为本发明的一种优选技术方案，所述电荷泵单元包括晶体管M0、晶体管M1、晶体管M2、晶体管M3、晶体管M4、晶体管M5、晶体管M6、晶体管M7、晶体管M8、晶体管M9、晶体管M10、晶体管M11、晶体管M12、晶体管M13、晶体管M14、晶体管M15、晶体管M16、开关S7、开关S8、开关S9、开关S10，
晶体管M0的栅极接偏置电压VBP，晶体管M0的漏极分别接晶体管M1的源极、晶体管M2的源极、晶体管M3的源极、晶体管M4的源极，晶体管M1的栅极接信号VSAMP，晶体管M2的栅极接信号FCMP，晶体管M1和晶体管M2的漏极连接后分别与晶体管M5的漏极、晶体管M6的栅极连接，晶体管M5的栅极接偏置电压VBN，晶体管M5的源极接晶体管M6的漏极；
晶体管M3的栅极接信号FCMN，晶体管M4的栅极接信号VSAMN，晶体管M3和晶体管M4的漏极连接后分别与晶体管M7的漏极、晶体管M8的栅极连接，晶体管M7的栅极接偏置电压VBN，晶体管M7的源极接晶体管M8的漏极；
晶体管M10的栅极接晶体管M8的栅极，晶体管M10的漏极接晶体管M9的源极，晶体管M9的栅极接偏置电压VBN，晶体管M9的漏极分别连接晶体管M11的栅极、晶体管M12的漏极、晶体管M13的栅极，晶体管M12的源极接晶体管M11的漏极；
晶体管M13的漏极接晶体管M14的源极，晶体管M14的漏极分别与开关S7的一端、开关S9的一端连接，晶体管M14的栅极接晶体管M12的栅极，开关S7的另一端接开关S8的一端，开关S9的另一端接开关S10的一端，晶体管M15的漏极分别与开关S8的另一端、开关S10的另一端连接，晶体管M15的栅极接偏置电压VBN，晶体管M15的源极与晶体管M16的漏极连接，晶体管M16的栅极接晶体管M6的栅极，晶体管M0的源极、晶体管M11的源极、晶体管M13的源极接电源VDD；晶体管M6的源极、晶体管M8的源极、晶体管M10的源极、晶体管M16的源极接地；开关S7和开关S10由信号PUL控制开合，开关S9和开关S8由信号PULB控制开合，信号PUL和PULB由参考时钟信号FREF通过脉冲发生器模块产生；开关S10的一端作为电荷泵单元的输出端输出信号Iout。
本发明的有益效果是：本发明提供了一种避免谐波锁定的亚采样锁相环电路，包括：谐波抑制采样电荷泵模块、滤波器模块、压控振荡器模块。本发明无需额外的高频计数器，无需额外的辅助鉴频鉴相器和辅助电荷泵，仅由少量开关和电容即可解决传统亚采样锁相环所面临的谐波锁定问题，降低带内噪声的同时，有效降低了面积和功耗，具有简单、可靠的特点。本发明将谐波抑制功能直接嵌入进采样电荷泵，避免了锁频、锁相来回切换，简化了锁相环路与谐波抑制环路来回切换的复杂性，降低环路的动态参数变化和复杂性；并且该结构仅需开关和电容以很小的代价即可实现，易于移植和集成，提高产品技术移植和开发效率。
附图说明
图1为本发明实施例中一种避免谐波锁定的亚采样锁相环电路结构图；
图2为本发明实施例中谐波抑制采样电荷泵模块电路结构图。
实施方式
下面结合附图对本发明进行进一步说明。下面的实施例可使本专业技术人员更全面地理解本发明，但不以任何方式限制本发明。
为解决上述技术问题，本发明采用以下技术方案：
一种避免谐波锁定的亚采样锁相环电路，如图1所示，包括谐波抑制采样电荷泵模块、滤波器模块（LPF）和压控振荡器模块（VCO）共同构成的亚采样锁相环电路，谐波抑制采样电荷泵模块的输入端作为亚采样锁相环电路的输入端，基于锁相环电路外部参考时钟信号FREF，参考时钟信号FREF、以及差分信号VCOP和VCON分别接入谐波抑制采样电荷泵模块的输入端，谐波抑制采样电荷泵模块的输出端输出信号Iout并接入滤波器模块的输入端，滤波器模块的输出端接入压控振荡器模块的输入端，压控振荡器模块的输出端输出差分信号作为接入谐波抑制采样电荷泵模块输入端的差分信号VCOP和VCON，即对接入谐波抑制采样电荷泵模块的差分信号VCOP和VCON进行更新，并且所述压控振荡器模块的输出信号VCOP和VCON作为亚采样锁相环电路的最终输出，同时差分信号VCOP和VCON与参考时钟信号FREF相位同步。
如图2所示，所述谐波抑制采样电荷泵模块包括亚采样相位比较单元、开关电容频率比较单元和电荷泵单元；参考时钟信号FREF、差分信号VCOP和VCON分别接入亚采样相位比较单元，亚采样相位比较单元输出端分别输出信号VSAMP和VSAMN；参考时钟信号FREF、差分信号VCOP分别接入开关电容频率比较单元，开关电容频率比较单元输出端分别输出信号FCMN和FCMP；信号VSAMP和VSAMN、以及信号FCMN和FCMP分别接入电荷泵单元，电荷泵单元输出端输出信号Iout。
如图2中（a）所示，所述亚采样相位比较单元包括开关S1、开关S2、电容C1和电容C2；开关S1一端接压控振荡器模块输出的差分信号VCOP，开关S2的一端接压控振荡器模块输出的差分信号VCON，开关S1的另一端作为亚采样相位比较单元的第一输出端输出信号VSAMP，开关S2的另一端作为亚采样相位比较单元的第二输出端输出信号VSAMN，开关S1和S2均基于参考时钟信号FREF控制开合，电容C1的一端接开关S1的另一端，电容C2的一端接开关S2的另一端，电容C1、C2的另一端接地。
如图2中（b）所示，所述开关电容频率比较单元包括晶体管M17、晶体管M18、开关S3、开关S4、开关S5、开关S6、电容C3、电容C4、非交叠时钟产生电路N1、非交叠时钟产生电路N2；
晶体管M17和晶体管M18的源极均接电源VDD，晶体管M17和晶体管M18的栅极均接偏置电压VBP，晶体管M17的漏极接开关S3的一端，晶体管M18的漏极接开关S5的一端，晶体管M17和晶体管M18构成的N:1电流镜，开关S4的一端接电容C3的一端，开关S4的另一端接开关S3的另一端，开关S6的一端接电容C4的一端，开关S6的另一端接开关S5的另一端，电容C3和电容C4的另一端均接地，开关S3~S6由非交叠时钟产生电路Non-Overlap控制，本实施例中开关S3~S6由两相非交叠时钟产生电路控制，开关S3、开关S4由非交叠时钟产生电路N2控制开合，开关S5、开关S6由非交叠时钟产生电路N1控制开合，两相非交叠时钟产生电路N2输入为参考时钟信号FREF，两相非交叠时钟产生电路N1输入为差分信号VCOP，晶体管M17、晶体管M18的漏极作为开关电容频率比较单元的输出端分别输出信号FCMN和FCMP，晶体管M17的漏极作为开关电容频率比较单元的第一输出端输出信号FCMN、晶体管M18的漏极作为开关电容频率比较单元的第二输出端输出信号FCMP。
如图2中（c）所示，所述电荷泵单元包括晶体管M0、晶体管M1、晶体管M2、晶体管M3、晶体管M4、晶体管M5、晶体管M6、晶体管M7、晶体管M8、晶体管M9、晶体管M10、晶体管M11、晶体管M12、晶体管M13、晶体管M14、晶体管M15、晶体管M16、开关S7、开关S8、开关S9、开关S10，
晶体管M0的栅极接偏置电压VBP，晶体管M0的漏极分别接晶体管M1的源极、晶体管M2的源极、晶体管M3的源极、晶体管M4的源极，晶体管M1的栅极接信号VSAMP，晶体管M2的栅极接信号FCMP，晶体管M1和晶体管M2的漏极连接后分别与晶体管M5的漏极、晶体管M6的栅极连接，晶体管M5的栅极接偏置电压VBN，晶体管M5的源极接晶体管M6的漏极；晶体管M3的栅极接信号FCMN，晶体管M4的栅极接信号VSAMN，晶体管M3和晶体管M4的漏极连接后分别与晶体管M7的漏极、晶体管M8的栅极连接，晶体管M7的栅极接偏置电压VBN，晶体管M7的源极接晶体管M8的漏极；晶体管M10的栅极接晶体管M8的栅极，晶体管M10的漏极接晶体管M9的源极，晶体管M9的栅极接偏置电压VBN，晶体管M9的漏极分别连接晶体管M11的栅极、晶体管M12的漏极、晶体管M13的栅极，晶体管M12的源极接晶体管M11的漏极；晶体管M13的漏极接晶体管M14的源极，晶体管M14的漏极分别与开关S7的一端、开关S9的一端连接，晶体管M14的栅极接晶体管M12的栅极，开关S7的另一端接开关S8的一端，开关S9的另一端接开关S10的一端，晶体管M15的漏极分别与开关S8的另一端、开关S10的另一端连接，晶体管M15的栅极接偏置电压VBN，晶体管M15的源极与晶体管M16的漏极连接，晶体管M16的栅极接晶体管M6的栅极，晶体管M0的源极、晶体管M11的源极、晶体管M13的源极接电源VDD；晶体管M6的源极、晶体管M8的源极、晶体管M10的源极、晶体管M16的源极接地；开关S7和开关S10由信号PUL控制开合，开关S9和开关S8由信号PULB控制开合，信号PUL和PULB由参考时钟信号FREF通过脉冲发生器模块产生；即图中的模块Pulser，模块Pulser基于参考时钟信号FREF输入然后输出两个互补的脉冲信号，如图2中（d）所示，开关S10的一端作为电荷泵单元的输出端输出信号Iout。
本实施例电荷泵单元中，晶体管M0栅极接偏置电压VBP构成电流源，晶体管M1~M4构成两组差分输入对，晶体管M5和M6构成CASCODE电流镜，晶体管M7和M8构成CASCODE电流镜，晶体管M9和M10构成CASCODE电流镜，晶体管M11和M12构成CASCODE电流镜，晶体管M13和M14构成CASCODE电流镜，晶体管M15和M16构成CASCODE电流镜；本实施例中偏置电压VBP、VBN由偏置电路提供，偏置电路可采用常规结构；并且本实施例中晶体管为NMOS管。
本发明设计的一种避免谐波锁定的亚采样锁相环电路工作原理如下：
传统亚采样锁相环时钟电路利用采样原理，虽然能够有效的降低带内噪声，但在采样过程中无法区分周期性信号，因此会导致环路锁定在谐波频率上，这也成为限制该类结构发展的瓶颈之一。虽然已经有各类方法对谐波锁定问题进行处理，但仔细研究发现，为解决谐波锁定问题，均需采用额外的辅助鉴频鉴相器和辅助电荷泵电路，额外的电荷泵电路不仅增加了整个芯片的面积和功耗，而且增加了环路复杂性。此外额外的基于计数器形式的锁频环辅助电路也可以解决谐波锁定问题，但面临数字环路和模拟环路来回切换导致的锁定时间过长问题。
本发明所提出的亚采样锁相环电路可有效解决上述问题。由开关S3、开关S4、电容C3和非交叠产生电路（Non-overlap）的阻抗如公式1所示：
公式1：R=1/C/(Fclk) ，式中C指代电容C3，Fclk指代参考时钟信号FREF。
由以上公式可知，其阻抗与电容和时钟频率成反比关系。将电流注入此等效电阻，便可将频率信息转换为电压信息，将电流比例为1：N的电流源分别注入由参考时钟控制的开关电容和由压控振荡器控制的开关电容，即可将参考时钟频率信息和压控振荡器频率信息转变为电压差（FCMP-FCMN），构造如图2中所示的电路，将频率差，也即电压差直接控制电荷泵Iout输出，便可解决传统采样型电荷泵所面临的无法区分谐波而导致的整体环路谐波锁定问题。开关S1和S2由参考时钟信号FREF控制，直接采样压控振荡器输出差分信号，将相位差信息转变为电压差（VSAMP-VSAMN），并将此电压差同样控制采样型电荷泵Iout输出。至此，该电荷泵便具有了鉴频鉴相功能，通过该谐波抑制采样电荷泵构成的锁相环时钟电路，可有效解决传统结构亚采样锁相环所面临的谐波锁定问题。
本发明设计了一种避免谐波锁定的亚采样锁相环电路，整体结构包括：谐波抑制采样电荷泵模块、滤波器模块、压控振荡器模块。面对大规模时钟同步阵列，特别是在射频直采等高频应用中，单个时钟电路的微小功耗都会被阵列成百倍放大，过大的功耗会导致设备发热，引发芯片失效问题。本发明提出一种新型亚采样锁相环电路，在降低带内噪声的同时，无需额外计数器型锁频环或额外鉴频鉴相器与电荷泵辅助锁频，仅以少量开关解决亚采样谐波锁定问题，从而大幅降低了时钟电路的面积和功耗；该电路将谐波抑制功能直接嵌入进采样电荷泵，避免了锁频、锁相来回切换，简化了锁相环路与谐波抑制环路来回切换的复杂性，降低环路的动态参数变化和复杂性；并且该结构仅需开关和电容以很小的代价即可实现，易于移植和集成，提高产品技术移植和开发效率。
以上仅为本发明的较佳实施例，但并不限制本发明的专利范围，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来而言，其依然可以对前述各具体实施方式所记载的技术方案进行修改，或者对其中部分技术特征进行等效替换。凡是利用本发明说明书及附图内容所做的等效结构，直接或间接运用在其他相关的技术领域，均同理在本发明专利保护范围之内。
Claims (3)
1.一种避免谐波锁定的亚采样锁相环电路，其特征在于：包括谐波抑制采样电荷泵模块、滤波器模块和压控振荡器模块，谐波抑制采样电荷泵模块的输入端作为亚采样锁相环电路的输入端，参考时钟信号FREF、以及差分信号VCOP和VCON分别接入谐波抑制采样电荷泵模块的输入端，谐波抑制采样电荷泵模块的输出端输出信号Iout并接入滤波器模块的输入端，滤波器模块的输出端接入压控振荡器模块的输入端，压控振荡器模块的输出端输出差分信号作为接入谐波抑制采样电荷泵模块输入端的差分信号VCOP和VCON，并且所述压控振荡器模块的输出信号VCOP和VCON作为亚采样锁相环电路的最终输出，同时差分信号VCOP和VCON与参考时钟信号FREF相位同步；
所述谐波抑制采样电荷泵模块包括亚采样相位比较单元、开关电容频率比较单元和电荷泵单元；参考时钟信号FREF、差分信号VCOP和VCON分别接入亚采样相位比较单元，亚采样相位比较单元输出端分别输出信号VSAMP和VSAMN；参考时钟信号FREF、差分信号VCOP分别接入开关电容频率比较单元，开关电容频率比较单元输出端分别输出信号FCMN和FCMP；信号VSAMP和VSAMN、以及信号FCMN和FCMP分别接入电荷泵单元，电荷泵单元输出端输出信号Iout；
所述电荷泵单元包括晶体管M0、晶体管M1、晶体管M2、晶体管M3、晶体管M4、晶体管M5、晶体管M6、晶体管M7、晶体管M8、晶体管M9、晶体管M10、晶体管M11、晶体管M12、晶体管M13、晶体管M14、晶体管M15、晶体管M16、开关S7、开关S8、开关S9、开关S10，
晶体管M0的栅极接偏置电压VBP，晶体管M0的漏极分别接晶体管M1的源极、晶体管M2的源极、晶体管M3的源极、晶体管M4的源极，晶体管M1的栅极接信号VSAMP，晶体管M2的栅极接信号FCMP，晶体管M1和晶体管M2的漏极连接后分别与晶体管M5的漏极、晶体管M6的栅极连接，晶体管M5的栅极接偏置电压VBN，晶体管M5的源极接晶体管M6的漏极；
晶体管M3的栅极接信号FCMN，晶体管M4的栅极接信号VSAMN，晶体管M3和晶体管M4的漏极连接后分别与晶体管M7的漏极、晶体管M8的栅极连接，晶体管M7的栅极接偏置电压VBN，晶体管M7的源极接晶体管M8的漏极；
晶体管M10的栅极接晶体管M8的栅极，晶体管M10的漏极接晶体管M9的源极，晶体管M9的栅极接偏置电压VBN，晶体管M9的漏极分别连接晶体管M11的栅极、晶体管M12的漏极、晶体管M13的栅极，晶体管M12的源极接晶体管M11的漏极；
晶体管M13的漏极接晶体管M14的源极，晶体管M14的漏极分别与开关S7的一端、开关S9的一端连接，晶体管M14的栅极接晶体管M12的栅极，开关S7的另一端接开关S8的一端，开关S9的另一端接开关S10的一端，晶体管M15的漏极分别与开关S8的另一端、开关S10的另一端连接，晶体管M15的栅极接偏置电压VBN，晶体管M15的源极与晶体管M16的漏极连接，晶体管M16的栅极接晶体管M6的栅极，晶体管M0的源极、晶体管M11的源极、晶体管M13的源极接电源VDD；晶体管M6的源极、晶体管M8的源极、晶体管M10的源极、晶体管M16的源极接地；开关S7和开关S10由信号PUL控制开合，开关S9和开关S8由信号PULB控制开合，信号PUL和PULB由参考时钟信号FREF通过脉冲发生器模块产生；开关S10的一端作为电荷泵单元的输出端输出信号Iout。
2.根据权利要求1所述一种避免谐波锁定的亚采样锁相环电路，其特征在于：所述亚采样相位比较单元包括开关S1、开关S2、电容C1和电容C2；开关S1一端接压控振荡器模块输出的差分信号VCOP，开关S2的一端接压控振荡器模块输出的差分信号VCON，开关S1的另一端作为亚采样相位比较单元的第一输出端输出信号VSAMP，开关S2的另一端作为亚采样相位比较单元的第二输出端输出信号VSAMN，开关S1和S2均基于参考时钟信号FREF控制开合，电容C1的一端接开关S1的另一端，电容C2的一端接开关S2的另一端，电容C1、C2的另一端接地。
3.根据权利要求1所述一种避免谐波锁定的亚采样锁相环电路，其特征在于：所述开关电容频率比较单元包括晶体管M17、晶体管M18、开关S3、开关S4、开关S5、开关S6、电容C3、电容C4、非交叠时钟产生电路N1、非交叠时钟产生电路N2；
晶体管M17和晶体管M18的源极均接电源VDD，晶体管M17和晶体管M18的栅极均接偏置电压VBP，晶体管M17的漏极接开关S3的一端，晶体管M18的漏极接开关S5的一端，开关S4的一端接电容C3的一端，开关S4的另一端接开关S3的另一端，开关S6的一端接电容C4的一端，开关S6的另一端接开关S5的另一端，电容C3和电容C4的另一端均接地，开关S3、开关S4由非交叠时钟产生电路N2控制开合，开关S5、开关S6由非交叠时钟产生电路N1控制开合，非交叠时钟产生电路N2输入为参考时钟信号FREF，非交叠时钟产生电路N1输入为差分信号VCOP，晶体管M17的漏极作为开关电容频率比较单元的第一输出端输出信号FCMN、晶体管M18的漏极作为开关电容频率比较单元的第二输出端输出信号FCMP。
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