JP4717983B2 - 省消費電力型メモリモジュール及び計算機システム - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、パーソナルコンピュータ、ワークステーション、オフィスコンピュータ等、計算機システムのメモリモジュールに関し、特にメモリデバイスの省消費電力とともに、搭載されているレジスタの省消費電力が可能なメモリモジュール及びそれを搭載した計算機システムに関する。
【０００２】
【従来の技術】
一般に計算機システムのメモリ構成においては、メモリデバイスを複数集めたメモリモジュールを用いることにより、メモリ構成の柔軟な変更を実現している。一般的なメモリモジュールは、半導体デバイスの標準化団体であるＪＥＤＥＣ（Ｊoint Ｅlectron Ｄevice Ｅngineering Ｃouncil）により標準化されているため、メモリモジュールベンダの違いによる互換性の問題は起こらないようになっている。
【０００３】
一方、近年の計算機システムの高速化および大規模化に伴い、メモリシステムでの消費電力が問題となっている。計算機システムが要求する最大メモリ容量はますます増加する一方であるが、瞬間的に動作しているメモリはその一部分に過ぎない。そこで、メモリモジュールの消費電力の問題を対策するために、メモリデバイスにクロックイネーブル信号を追加し省消費電力機能をもたせている。その機能をもつ同期型メモリデバイスを省消費電力対応型同期型メモリデバイスと呼んでいる。クロックイネーブル信号が“Ｈ”の時には通常動作、クロックイネーブル信号が“Ｌ”の時にはＰowerＤownＭodeとよばれる省消費電力状態になる。ＰowerＤownＭode時には、通常動作時の約１／１０程度まで消費電力を抑えることが可能である。
【０００４】
図２に、この種の従来のメモリモジュール構成の一例を示す。本メモリモジュール１０１には、ｋビット幅のデータ信号を持つｍ個の省消費電力対応型同期型メモリデバイス１０２−１〜１０２−ｍ、１つのＰＬＬ（Ｐhase-Ｌocked-Ｌoop）回路１０３、ｎ個のレジスタ２０４−１〜２０４−ｎが搭載されている。これは、一般にレジスタドタイプと呼ばれているメモリモジュールである。メモリモジュール１０１のインターフェイスには、（ｍ×ｋ）ビット幅のデータ信号線１０５、１ビットのクロック信号線１０６、１ビットのクロックイネーブル信号線１０７、１ビットのチップセレクト信号線１０８、ｐビットのアドレス信号線１０９およびｑビットのコマンド信号線１１０がある。（ｍ×ｋ）ビット幅のデータ信号線１０５はｋビットずつ直接ｍ個の省消費電力対応型同期型メモリデバイス１０２−１〜１０２−ｍへ１：１で接続される。１ビットのクロック信号線１００はＰＬＬ回路１０３へ接続され、該ＰＬＬ回路１０３の複数ある出力ポートから、ｍ個の省消費電力対応型同期型メモリデバイス１０２−１〜１０２−ｍおよびｎ個のレジスタ２０４−１〜１０２−ｍへ１：１もしくは１：２程度の負荷数で接続される。ＰＬＬ回路１０３を使用することで、該ＰＬＬ回路の入力クロック信号と各省消費電力対応型同期型メモリデバイス１０２−１〜１０２−ｍの入力クロック信号および各レジスタ２０４−１〜２０４−ｎの入力クロック信号の位相を一致させることが可能となる。１ビットのクロックイネーブル信号線１０７、１ビットのチップセレクト信号線１０８、ｐビットのアドレス信号線１０９およびｑビットのコマンド信号線１１０は各レジスタ２０４−１〜２０４−ｎへ接続され、各レジスタの出力ポートから省消費電力対応型同期型メモリデバイス１０２−１〜１０２−ｍへ１：ｍの負荷数で接続される。レジスタ２０４−１〜２０４−ｎは入力信号を入力クロック信号（ＰＬＬ回路１０３の出力信号）の立ち上がりエッジまたは立ち下がりエッジまたはその両方を用いてバッファリングしているだけである。なお、メモリモジュール内の信号波形の品質を上げるために、各信号線のメモリモジュールのエッジ付近にダンピング抵抗１１２を挿入する場合もある。
【０００５】
図２の従来のレジスタタイプのメモリモジュールのタイミングチャートを図３に示す。図３はＳＤＲＡＭ（ＳynchronousＤymanicＲamdomＡccessＭemory）モジュールでのメモリへのデータ書込みのタイミングチャートで、（Ａ）はメモリモジュール１０１の入力インターフェイス信号、（Ｂ）はメモリデバイス１０２−１〜１０２−ｍの入力インターフェイス信号を示したものである。チップセレクト信号（図中のｃｓ＃）の最初のアサート時（以降ＲＡＳタイミング）のコマンドでＳＤＲＡＭ内のロウアドレス（ＲＡ：ＲowＡddress）を確定し、次のアサートタイミング時（以降ＣＡＳタイミング）のコマンドでカラムアドレス（ＣＡ：ＣolumnＡddress）を確定して、メモリデバイス内の２次元アレイへデータが書き込まれる。省消費電力対応型メモリデバイスではクロックイネーブル信号（図中のｃｋｅ）を“Ｌ”にすることにより、メモリデバイスをＰowerＤownＭodeと呼ばれる省消費電力状態へと遷移させることが可能となる。逆に省消費電力状態から通常状態へと遷移させるためには、クロックイネーブル信号を“Ｈ”にする必要がある。クロックイネーブル信号を“Ｌ”から“Ｈ”へ遷移させてからメモリデバイスが通常状態まで戻るまでにタイムラグが存在するが、便宜上、図３では、その時間を１cycle固定としている。
【０００６】
消費電力を考慮したメモリシステムでは、メモリへのアクセスが無いときにはクロックイネーブル信号を“Ｌ”にしてＰowerＤownＭodeにさせておき、メモリアクセスの直前でクロックイネーブル信号を“Ｈ”にして通常状態に戻し、メモリアクセスが完了した時点でクロックイネーブル信号を“Ｌ”にしてＰowerＤownＭodeにするという手段がとられている。
【０００７】
このように、図２に示す従来のレジスタドタイプのメモリモジュールでは、クロックイネーブル信号を制御することにより省消費電力対応型同期型メモリデバイスの消費電力を抑えることは可能であるが、メモリモジュール上に搭載されているレジスタでの消費電力を抑えることはできない。そのため、図２５に示すように、本メモリモジュールがバスにより複数接続された場合、自メモリモジュールへのコマンドが発生しない場合でも、他メモリモジュールへのコマンドが発生した場合、自メモリモジュール上のレジスタがコマンド信号およびアドレス信号をセンスして、該レジスタにおいて電力を消費するという問題がある。
【０００８】
図４に、従来のレジスタドタイプのメモリモジュールがバスにより複数接続された場合の、あるメモリモジュールのタイミングチャートを示す。図２５に示したように、クロックイネーブル信号線１０７とチップセレクト信号線１０８は各メモリモジュール１０１に個別に接続されるが、データ信号線１０５、クロック信号１０６、アドレス信号線１０９およびコマンド信号線１１０は各メモリモジュール１０１に共通に接続されている。このため、図４に示すように、自メモリモジュールへのコマンドが発生しない場合でも、他メモリモジュールへのコマンドが発生した場合、自メモリモジュール上のレジスタ２０４−２、２０４−ｎ等がアドレス信号およびコマンド信号等をセンスし、１：ｍで接続された省消費電力対応型同期型メモリデバイス１０２−１〜１０２−ｍまでアドレス信号およびコマンド信号等を伝播させてしまうため、レジスタ２０４−２、２０４等において電力が消費される。
【０００９】
【発明が解決しようとする課題】
上記したように、従来のレジスタドタイプのメモリモジュールでは、クロックイネーブル信号を追加し、メモリデバイスを省消費電力対応型とすることで、該メモリデバイスの消費電力を低下させることはできるが、メモリモジュール上に搭載されたレジスタの消費電力を低下させることについては考慮されていない。
【００１０】
本発明の目的は、メモリモジュール上のメモリデバイスに加へ、レジスタにも省消費電力機能を適用したメモリモジュール及びそれを搭載した計算機システムを提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明では、メモリモジュール上に搭載されるレジスタの少なくとも一部を出力制御機能付きレジスタへ変更し、該レジスタ出力値が不要時に、該レジスタの出力値を“Ｌ”や“Ｈ”に固定する手段を備える。これにより、不要な信号をレジスタが駆動することがなくなり、レジスタでの消費電力を抑えることが可能となる。該出力制御機能付きレジスタの出力イネーブル制御には、新規に追加したレジスタ出力イネーブル信号線を用いるか、あるいは、メモリデバイスの消費電力を制御するためのクロックイネーブル信号線、さらにはチップセレクト信号線を兼用することが可能である。
【００１２】
【発明の実施の形態】
図１に、本発明の一実施例のメモリモジュールを示す。図１において、メモリモジュール１０１には、ｋビット幅のデータ信号をもつｍ個の省消費電力対応型同期型メモリデバイス１０２−１〜１０２−ｍ、１つのＰＬＬ回路１０３、および複数の出力制御機能付きレジスタ１０４−１〜１０４−ｎが搭載されている。該メモリモジュール１０１のインターフェイスは、（ｍ×ｋ）ビット幅のデータ信号線１０５、１ビットのクロック信号線１０６、１ビットのクロックイネーブル信号線１０７、１ビットのチップセレクト信号線１０８、ｐビットのアドレス信号線１０９、ｑビットのコマンド信号線１１０および（ｎ−１）ビットのレジスタ出力イネーブル信号線１１１から構成される。図２とは、レジスタ１０４−１〜１０４−ｎを出力制御機能付きレジスタとし、レジスタ出力イネーブル信号線１１１を新規に追加した点が相違している。レジスタ出力イネーブル信号線１１１は、クロックイネーブル信号線１０７およびチップセレクト信号線１０８と同様にメモリモジュール毎に用意する。
【００１３】
（ｍ×ｋ）ビット幅のデータ信号線１０５はｋビットずつ直接ｍ個の省消費電力対応型同期型メモリデバイス１０２−１〜１０２−ｍへ１：１で接続される。１ビットのクロック信号線１０６はＰＬＬ回路１０３へ接続され、該ＰＬＬ回路１０３の複数ある出力ポートからｍ個の省消費電力型同期型メモリデバイス１０２−１〜１０２−ｍおよびｎ個の出力制御機能付きレジスタ１０４−１〜１０４−ｎへ１：１または１：２程度の負荷数で接続される。１ビットのクロックイネーブル信号線１０７および１ビットのチップセレクト信号線１０８は、出力イネーブル信号入力ポート（ＯＥ）が“Ｈ”固定の出力制御機能付きレジスタ２０４−１へ接続される。該出力制御機能付きレジスタ２０４−１は、出力イネーブル信号入力ポートを“Ｈ”固定とすることで、図２のレジスタ２０４−１と同様の働きをすることになる。クロックイネーブルとチップセレクトの２つの信号線１０７、１０８が特殊扱いなのは、図３のタイミングチャートに示したように、アドレス信号（ａｄｒ）およびコマンド信号（ｃｍｄ）がチップセレクト信号（ｃｓ＃）をアサートしている期間のみアサートすれば良いのに対し、チップセレクト信号はメモリデバイスへのコマンド信号発行時にアサート、非発行時にはディアサートを保証しなければならないためである。クロックイネーブル信号（ｃｋｅ）もチップセレクト信号と同様に、メモリアクセス期間中にはアサート、ＰowerＤownＭode期間中にはディアサートを保証しなければならない。ｐビットのアドレス信号線１０９およびｑビットのコマンド信号線１１０は各出力制御機能付きレジスタ１０４−２〜１０４−ｎへ接続される。該出力制御機能付きレジスタ１０４−２〜１０４−ｎの出力イネーブル信号入力ポート（ＯＥ）に、（ｎ−１）ビットのレジスタ出力イネーブル信号線（図中のregoe）１１１を１：１の負荷数で接続する。各レジスタ１０４−１〜１０４−ｎの出力ポートからｍ個の省消費電力対応型同期型メモリデバイス１０２−１〜１０２−ｍへは１：ｍの負荷数で接続される。
【００１４】
図５に、本実施例で用いる出力制御機能付きレジスタ（ＲＥＧＡ）の真理値表を示す。（ａ）は出力制御機能付きレジスタ（ＲＥＧＡ）の入出力信号関係、（ｂ）は出力イネーブル信号がクロック非同期のときの真理値表、（ｃ）はクロック同期のときの真理値表を表わしている。図５に示すように、出力制御機能付きレジスタは、出力イネーブル（以降ＯＥ：ＯutputＥnable）信号が“Ｈ”の時には出力制御機能無しレジスタと同等の動作をし、ＯＥ信号が“Ｌ”の時には入力信号が“Ｈ／Ｌ”いずれの場合においても出力は“Ｌ”固定となる。なお、本発明において、ＯＥ信号と出力信号のタイミング関係はクロック信号との同期／非同期を問わない。
【００１５】
図４と同様に、メモリモジュールがバスにより複数接続された場合の本発明実施例のメモリモジュール１０１のタイミングチャートを図６および図７に示す。図６は出力制御機能付きレジスタ１０４−１〜１０４−ｎのＯＥ制御がクロック非同期の場合であり、図７は同レジスタ１０４−１〜１０４−ｎのＯＥ制御がクロック同期型のものである。また、（Ａ）はメモリモジュール１０１の入力インターフェイス信号、（Ｂ）はメモリデバイス１０２−１〜１０２−ｍの入力インターフェイス信号を示している。図６の場合、レジスタ出力イネーブル信号（図中のregoe）のアサートタイミングはＲＡＳタイミングと同時であり、ディアサートタイミングはＣＡＳタイミングから２cycle遅れたタイミングである。図７の場合、レジスタ出力イネーブル信号のアサートタイミングはＲＡＳタイミングより１cycle早いタイミングであり、ディアサートタイミングは図６と同様にＣＡＳタイミングから２cycle遅れたタイミングである。図６および図７のどちらにおいても、クロックイネーブル信号（図中のｃｋｅ）と同タイミングでアサートおよびディアサートしても問題ない。逆に、クロックイネーブル信号と同一タイミングであれば、メモリコントローラ側の制御も簡略化可能である。
【００１６】
図４に示したように、従来のメモリモジュールでは、メモリモジュールがバスにより複数接続された場合、自メモリモジュールへのコマンドが発生しない場合でも、他メモリモジュールのコマンドが発生した場合、レジスタがコマンド信号およびアドレス信号をセンスして、メモリデバイスまでコマンド信号およびアドレス信号を伝播させてしまうため、レジスタにおいて電力を消費していた。一方、図６および図７から明らかなように、本実施例においては、自メモリモジュールへのコマンドが発生しない期間では、レジスタ出力イネーブル信号（図中のｒｅｇｏｅ）を“Ｌ”とすることにより（ＯＥ信号がＬ）、レジスタの出力は“Ｌ”固定となるため、レジスタがコマンド信号およばアドレス信号をセンスしてメモリデバイスまで伝播させてしまうことはなくなり、即ち、レジスタが不要な信号で駆動されることはなくなり、レジスタでの消費電力を抑えることが可能となる。
【００１７】
図８に本発明のメモリモジュールの他の実施例を示す。図１との相違点は、出力制御機能付きレジスタのタイプを変更し、ＯＥ信号が“Ｌ”のときに“Ｌ”固定値を出力するのではなく、“Ｈｉ−Ｚ”を出力するレジスタ８０４−１〜８０４−ｎにした点である。該出力制御機能付きレジスタ（ＲＥＧＢ）の真理値表を図９に示す。図５と同様に、（ａ）はレジスタの入出力信号関係、（ｂ）は出力イネーブル信号がクロック非同期のときの真理値表、（ｃ）はクロック同期のときの真理値表を表わしている。
【００１８】
本実施例においては、レジスタ８０４−２〜８０４−ｎの出力が“Ｈｉ−Ｚ”となった場合、省消費電力対応型同期型メモリデバイス１０２−１〜１０２−ｍの入力ポートも“Ｈｉ−Ｚ”となり、入力バッファにて貫通電流が流れる等の問題が起こるため、終端抵抗８１２および終端電圧８１３にて信号線を終端する。図８では、信号線の波形品質を向上させるために信号線を両端で終端している。信号線の波形品質が問われない場合には片側終端でも良い。片側終端時の構成図を図１０に示す。
【００１９】
図１や図８の実施例の説明では、出力制御機能付きレジスタの出力イネーブル信号の極性を正極性のものを使用したが、負極性のものを使用してもよい。出力イネーブル信号が正極性とは、出力イネーブル信号が“Ｈ”のときに入力信号をクロック信号の立ち上がりエッジでラッチしたものを出力信号とし、出力イネーブル信号が“Ｌ”のときには出力信号を“Ｌ”固定もしくは“Ｈｉ−Ｚ”固定とするものである。逆に、出力イネーブル信号が負極性とは、出力イネーブル信号が”Ｌ”のときに入力信号をクロック信号の立ち上がりエッジでラッチしたものを出力信号とし、“Ｈ”のときには出力信号を“Ｌ”固定もしくは“Ｈｉ−Ｚ”固定とするものである。
【００２０】
図５のレジスタの負極性版の真理値表を図１１に、図９のレジスタの負極性版の真理値表を図１２に示す。図５や図９と同様に、（ａ）はレジスタの入出力信号関係、（ｂ）は出力イネーブル信号がクロック非同期のときの真理値表、（ｃ）はクロック同期のときの真理値表を表わしている。
【００２１】
図１、図８および図１０のレジスタを正極性から負極性に置き換えたメモリモジュールの構成図を、それぞれ図１３、図１４および図１５に示す。これら実施例のメモリアクセスタイミングチャートは、図６や図７において、レジスタ出力イネーブル信号（図中のｒｅｇｏｅ）の極性が逆となる以外、基本的に図６や図７と同様である。
【００２２】
本発明のメモリモジュールの更に他の実施例を図１６に示す。図１との相違点は、出力制御機能付きレジスタ１０４−２〜１０４−ｎの出力イネーブル信号入力ポートには新規に追加したレジスタ出力イネーブル信号線ではなく、もともと存在するクロックイネーブル信号線１０７を１：（Ｎ−１）の負荷数で接続している点にある。即ち、レジスタ出力イネーブル信号線はクロックイネーブル信号線と同様に各メモリモジュール毎に用意し、しかも、基本的に両者のタイミング関係は同じであるため、クロックイネーブル信号線をレジスタ出力イネーブル信号線に兼用しても同様の機能が実現できる。
【００２３】
図１６の場合、図１のレジスタ出力イネーブル信号線１１１というのは不要であるため、従来のメモリモジュールに対して部品の載せ替えおよび信号線の接続し直しが起こるだけで、ピンを追加するというような変更はない。なお、図１６ではクロックイネーブル信号線１０７のメモリモジュールのエッジとダンピング抵抗間から信号分岐点をとっているが、ダンピング抵抗とレジスタ間から信号分岐点をとってもよい。その構成図を図１７に示す。もちろん各信号線にダンピング抵抗が挿入されなければ図１６と図１７は同一のものである。
【００２４】
図１６で示したレジスタのタイプを図９のタイプに変更して両側で終端した場合のメモリモジュールの構成図を図１８に示す。また、この図１８に対し、図１７同様にクロックイネーブル信号線の分岐点をダンピング抵抗とレジスタ間に設定した場合のメモリモジュールの構成図を図１９に示す。更に、レジスタ出力信号線を片側で終端した場合のメモリモジュールの構成図を図２０と図２１に示す。
【００２５】
本発明のメモリモジュールの更に他の実施例を図２２に示す。図１６および図１７との相違点は、出力制御機能付きレジスタ１０４−２〜１０４−ｎの出力イネーブル信号入力ポートには、メモリモジュール１０１に入力されるクロックイネーブル信号線１０７もしくはダンピング抵抗通過後のクロックイネーブル信号線を接続するものではなく、クロックイネーブル信号線１０７が入力されるレジスタ１０４−１の出力信号線を接続する点にある。この場合、クロックイネーブル信号線の負荷数は図１と同じであるために、メモリモジュールとメモリコントローラ間のタイミング設計が容易となる。クロックイネーブル信号線のレジスタ出力の負荷数はｍ個から（ｍ＋ｎ）個に増大するが、メモリモジュール内で閉じている話のためタイミング設計は難しくない。
【００２６】
図２２で示したレジスタのタイプを図９のタイプに変更して両側を終端した場合のメモリモジュールの構成図を図２３に示す。また、レジスタ出力信号線を片側で終端した場合のメモリモジュールの構成図を図２４に示す。
【００２７】
上記実施例では、レジスタの“Ｌ”固定となるものを使用しているが、レジスタの出力値が“Ｈ”固定となるものを用いても構成可能である。
【００２８】
また、新規に追加するレジスタ出力イネーブル信号の本数はメモリモジュール上のレジスタの個数がｎ個の場合（ｎ−１）本使用しているが、本数を１本にしてメモリモジュール上で１：（ｎ−１）の負荷数で接続してもよいし、本数を１本から（ｎ−１）本の間に設定し、（ｎ−１）個のレジスタには必ず接続されるようにしてもよい。
【００２９】
また、上記実施例では、クロック信号線、クロックイネーブル信号線およびチップセレクト信号線のビット数を１にしているが、負荷分散のために同じ意味（信号線のＬ、Ｈのタイミングが同一）となる複数の信号線を用意してもよい。
【００３０】
さらに、クロックイネーブル信号線とチップセレクト信号線の性質から、図１６から図２４の構成において、クロックイネーブル信号線やそのレジスタ出力信号線ではなく、チップセレクト信号線やそのレジスタ出力信号線を、出力制御機能付きレジスタ１０４−２〜１０４−ｎや８０４−２〜８０４−ｎの出力イネーブル信号入力ポートに接続して、該レジスタを制御するようにしてもよい。
【００３１】
【発明の効果】
以上説明したように、本発明では、メモリモジュール上のレジスタを出力制御機能付きレジスタへ変更し、メモリアクセスが発生していないときに該レジスタの出力値を固定することにより、レジスタでの消費電力を抑えることが可能である。
【図面の簡単な説明】
【図１】本発明のメモリモジュールの一実施例の構成図である。
【図２】従来のレジスタドタイプのメモリモジュールの構成図である。
【図３】図２のメモリモジュール内のタイミングチャートである。
【図４】図２のメモリモジュールをバス接続したときのタイミングチャートである。
【図５】図１の実施例の出力制御機能付きレジスタの真理値表である。
【図６】図１のメモリモジュールのタイミングチャートである。
【図７】図１のメモリモジュールの別のタイミングチャートである。
【図８】本発明のメモリモジュールの他の実施例の構成図である。
【図９】図８の実施例の出力制御機能付きレジスタの真理値表である。
【図１０】本発明のメモリモジュールの更に他の実施例の構成図である。
【図１１】図５の出力イネーブル信号負極性版レジスタの真理値表である。
【図１２】図９の出力イネーブル信号負極性版レジスタの真理値表である。
【図１３】図１のレジスタを図１１のレジスタで置き換えたメモリモジュールの構成図である。
【図１４】図８のレジスタを図１２のレジスタで置き換えたメモリモジュールの構成図である。
【図１５】図９のレジスタを図１２のレジスタで置き換えたメモリモジュールの構成図である。
【図１６】本発明のメモリモジュールの更に他の実施例の構成図である。
【図１７】図１６の信号分岐点を変更したメモリモジュールの構成図である。
【図１８】図１６のレジスタを図８のレジスタで置き換えたメモリモジュールの構成図である。
【図１９】図１７のレジスタを図８のレジスタで置き換えたメモリモジュールの構成図である。
【図２０】図１６のレジスタを図８のレジスタで置き換えたメモリモジュールの構成図である。
【図２１】図１７のレジスタを図８のレジスタで置き換えたメモリモジュールの構成図である。
【図２２】本発明のメモリモジュールの更に他の実施例の構成図である。
【図２３】図２２のレジスタを図８のレジスタで置き換えたメモリモジュールの構成図である。
【図２４】図２２のレジスタを図８のレジスタで置き換えたメモリモジュールの構成図である。
【図２５】メモリモジュールがバスにより複数接続されたメモリシステムのブロック図である。
【符号の説明】
１００ メモリコントローラ
１０１ メモリモジュール
１０２−１〜１０２ｍ 省消費電力対応型同期型メモリデバイス
１０３ ＰＬＬ回路
１０４−１〜１０４ｎ 出力イネーブル制御機能付きレジスタ
１０５ データ信号線
１０６ クロック信号線
１０７ クロックイネーブル信号線
１０８ チップセレクト信号線
１０９ アドレス信号線
１１０ コマンド信号線
１１１ レジスタ出力イネーブル信号線
１１２ ダンピング抵抗
【発明の属する技術分野】
本発明は、パーソナルコンピュータ、ワークステーション、オフィスコンピュータ等、計算機システムのメモリモジュールに関し、特にメモリデバイスの省消費電力とともに、搭載されているレジスタの省消費電力が可能なメモリモジュール及びそれを搭載した計算機システムに関する。
【０００２】
【従来の技術】
一般に計算機システムのメモリ構成においては、メモリデバイスを複数集めたメモリモジュールを用いることにより、メモリ構成の柔軟な変更を実現している。一般的なメモリモジュールは、半導体デバイスの標準化団体であるＪＥＤＥＣ（Ｊoint Ｅlectron Ｄevice Ｅngineering Ｃouncil）により標準化されているため、メモリモジュールベンダの違いによる互換性の問題は起こらないようになっている。
【０００３】
一方、近年の計算機システムの高速化および大規模化に伴い、メモリシステムでの消費電力が問題となっている。計算機システムが要求する最大メモリ容量はますます増加する一方であるが、瞬間的に動作しているメモリはその一部分に過ぎない。そこで、メモリモジュールの消費電力の問題を対策するために、メモリデバイスにクロックイネーブル信号を追加し省消費電力機能をもたせている。その機能をもつ同期型メモリデバイスを省消費電力対応型同期型メモリデバイスと呼んでいる。クロックイネーブル信号が“Ｈ”の時には通常動作、クロックイネーブル信号が“Ｌ”の時にはＰowerＤownＭodeとよばれる省消費電力状態になる。ＰowerＤownＭode時には、通常動作時の約１／１０程度まで消費電力を抑えることが可能である。
【０００４】
図２に、この種の従来のメモリモジュール構成の一例を示す。本メモリモジュール１０１には、ｋビット幅のデータ信号を持つｍ個の省消費電力対応型同期型メモリデバイス１０２−１〜１０２−ｍ、１つのＰＬＬ（Ｐhase-Ｌocked-Ｌoop）回路１０３、ｎ個のレジスタ２０４−１〜２０４−ｎが搭載されている。これは、一般にレジスタドタイプと呼ばれているメモリモジュールである。メモリモジュール１０１のインターフェイスには、（ｍ×ｋ）ビット幅のデータ信号線１０５、１ビットのクロック信号線１０６、１ビットのクロックイネーブル信号線１０７、１ビットのチップセレクト信号線１０８、ｐビットのアドレス信号線１０９およびｑビットのコマンド信号線１１０がある。（ｍ×ｋ）ビット幅のデータ信号線１０５はｋビットずつ直接ｍ個の省消費電力対応型同期型メモリデバイス１０２−１〜１０２−ｍへ１：１で接続される。１ビットのクロック信号線１００はＰＬＬ回路１０３へ接続され、該ＰＬＬ回路１０３の複数ある出力ポートから、ｍ個の省消費電力対応型同期型メモリデバイス１０２−１〜１０２−ｍおよびｎ個のレジスタ２０４−１〜１０２−ｍへ１：１もしくは１：２程度の負荷数で接続される。ＰＬＬ回路１０３を使用することで、該ＰＬＬ回路の入力クロック信号と各省消費電力対応型同期型メモリデバイス１０２−１〜１０２−ｍの入力クロック信号および各レジスタ２０４−１〜２０４−ｎの入力クロック信号の位相を一致させることが可能となる。１ビットのクロックイネーブル信号線１０７、１ビットのチップセレクト信号線１０８、ｐビットのアドレス信号線１０９およびｑビットのコマンド信号線１１０は各レジスタ２０４−１〜２０４−ｎへ接続され、各レジスタの出力ポートから省消費電力対応型同期型メモリデバイス１０２−１〜１０２−ｍへ１：ｍの負荷数で接続される。レジスタ２０４−１〜２０４−ｎは入力信号を入力クロック信号（ＰＬＬ回路１０３の出力信号）の立ち上がりエッジまたは立ち下がりエッジまたはその両方を用いてバッファリングしているだけである。なお、メモリモジュール内の信号波形の品質を上げるために、各信号線のメモリモジュールのエッジ付近にダンピング抵抗１１２を挿入する場合もある。
【０００５】
図２の従来のレジスタタイプのメモリモジュールのタイミングチャートを図３に示す。図３はＳＤＲＡＭ（ＳynchronousＤymanicＲamdomＡccessＭemory）モジュールでのメモリへのデータ書込みのタイミングチャートで、（Ａ）はメモリモジュール１０１の入力インターフェイス信号、（Ｂ）はメモリデバイス１０２−１〜１０２−ｍの入力インターフェイス信号を示したものである。チップセレクト信号（図中のｃｓ＃）の最初のアサート時（以降ＲＡＳタイミング）のコマンドでＳＤＲＡＭ内のロウアドレス（ＲＡ：ＲowＡddress）を確定し、次のアサートタイミング時（以降ＣＡＳタイミング）のコマンドでカラムアドレス（ＣＡ：ＣolumnＡddress）を確定して、メモリデバイス内の２次元アレイへデータが書き込まれる。省消費電力対応型メモリデバイスではクロックイネーブル信号（図中のｃｋｅ）を“Ｌ”にすることにより、メモリデバイスをＰowerＤownＭodeと呼ばれる省消費電力状態へと遷移させることが可能となる。逆に省消費電力状態から通常状態へと遷移させるためには、クロックイネーブル信号を“Ｈ”にする必要がある。クロックイネーブル信号を“Ｌ”から“Ｈ”へ遷移させてからメモリデバイスが通常状態まで戻るまでにタイムラグが存在するが、便宜上、図３では、その時間を１cycle固定としている。
【０００６】
消費電力を考慮したメモリシステムでは、メモリへのアクセスが無いときにはクロックイネーブル信号を“Ｌ”にしてＰowerＤownＭodeにさせておき、メモリアクセスの直前でクロックイネーブル信号を“Ｈ”にして通常状態に戻し、メモリアクセスが完了した時点でクロックイネーブル信号を“Ｌ”にしてＰowerＤownＭodeにするという手段がとられている。
【０００７】
このように、図２に示す従来のレジスタドタイプのメモリモジュールでは、クロックイネーブル信号を制御することにより省消費電力対応型同期型メモリデバイスの消費電力を抑えることは可能であるが、メモリモジュール上に搭載されているレジスタでの消費電力を抑えることはできない。そのため、図２５に示すように、本メモリモジュールがバスにより複数接続された場合、自メモリモジュールへのコマンドが発生しない場合でも、他メモリモジュールへのコマンドが発生した場合、自メモリモジュール上のレジスタがコマンド信号およびアドレス信号をセンスして、該レジスタにおいて電力を消費するという問題がある。
【０００８】
図４に、従来のレジスタドタイプのメモリモジュールがバスにより複数接続された場合の、あるメモリモジュールのタイミングチャートを示す。図２５に示したように、クロックイネーブル信号線１０７とチップセレクト信号線１０８は各メモリモジュール１０１に個別に接続されるが、データ信号線１０５、クロック信号１０６、アドレス信号線１０９およびコマンド信号線１１０は各メモリモジュール１０１に共通に接続されている。このため、図４に示すように、自メモリモジュールへのコマンドが発生しない場合でも、他メモリモジュールへのコマンドが発生した場合、自メモリモジュール上のレジスタ２０４−２、２０４−ｎ等がアドレス信号およびコマンド信号等をセンスし、１：ｍで接続された省消費電力対応型同期型メモリデバイス１０２−１〜１０２−ｍまでアドレス信号およびコマンド信号等を伝播させてしまうため、レジスタ２０４−２、２０４等において電力が消費される。
【０００９】
【発明が解決しようとする課題】
上記したように、従来のレジスタドタイプのメモリモジュールでは、クロックイネーブル信号を追加し、メモリデバイスを省消費電力対応型とすることで、該メモリデバイスの消費電力を低下させることはできるが、メモリモジュール上に搭載されたレジスタの消費電力を低下させることについては考慮されていない。
【００１０】
本発明の目的は、メモリモジュール上のメモリデバイスに加へ、レジスタにも省消費電力機能を適用したメモリモジュール及びそれを搭載した計算機システムを提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明では、メモリモジュール上に搭載されるレジスタの少なくとも一部を出力制御機能付きレジスタへ変更し、該レジスタ出力値が不要時に、該レジスタの出力値を“Ｌ”や“Ｈ”に固定する手段を備える。これにより、不要な信号をレジスタが駆動することがなくなり、レジスタでの消費電力を抑えることが可能となる。該出力制御機能付きレジスタの出力イネーブル制御には、新規に追加したレジスタ出力イネーブル信号線を用いるか、あるいは、メモリデバイスの消費電力を制御するためのクロックイネーブル信号線、さらにはチップセレクト信号線を兼用することが可能である。
【００１２】
【発明の実施の形態】
図１に、本発明の一実施例のメモリモジュールを示す。図１において、メモリモジュール１０１には、ｋビット幅のデータ信号をもつｍ個の省消費電力対応型同期型メモリデバイス１０２−１〜１０２−ｍ、１つのＰＬＬ回路１０３、および複数の出力制御機能付きレジスタ１０４−１〜１０４−ｎが搭載されている。該メモリモジュール１０１のインターフェイスは、（ｍ×ｋ）ビット幅のデータ信号線１０５、１ビットのクロック信号線１０６、１ビットのクロックイネーブル信号線１０７、１ビットのチップセレクト信号線１０８、ｐビットのアドレス信号線１０９、ｑビットのコマンド信号線１１０および（ｎ−１）ビットのレジスタ出力イネーブル信号線１１１から構成される。図２とは、レジスタ１０４−１〜１０４−ｎを出力制御機能付きレジスタとし、レジスタ出力イネーブル信号線１１１を新規に追加した点が相違している。レジスタ出力イネーブル信号線１１１は、クロックイネーブル信号線１０７およびチップセレクト信号線１０８と同様にメモリモジュール毎に用意する。
【００１３】
（ｍ×ｋ）ビット幅のデータ信号線１０５はｋビットずつ直接ｍ個の省消費電力対応型同期型メモリデバイス１０２−１〜１０２−ｍへ１：１で接続される。１ビットのクロック信号線１０６はＰＬＬ回路１０３へ接続され、該ＰＬＬ回路１０３の複数ある出力ポートからｍ個の省消費電力型同期型メモリデバイス１０２−１〜１０２−ｍおよびｎ個の出力制御機能付きレジスタ１０４−１〜１０４−ｎへ１：１または１：２程度の負荷数で接続される。１ビットのクロックイネーブル信号線１０７および１ビットのチップセレクト信号線１０８は、出力イネーブル信号入力ポート（ＯＥ）が“Ｈ”固定の出力制御機能付きレジスタ２０４−１へ接続される。該出力制御機能付きレジスタ２０４−１は、出力イネーブル信号入力ポートを“Ｈ”固定とすることで、図２のレジスタ２０４−１と同様の働きをすることになる。クロックイネーブルとチップセレクトの２つの信号線１０７、１０８が特殊扱いなのは、図３のタイミングチャートに示したように、アドレス信号（ａｄｒ）およびコマンド信号（ｃｍｄ）がチップセレクト信号（ｃｓ＃）をアサートしている期間のみアサートすれば良いのに対し、チップセレクト信号はメモリデバイスへのコマンド信号発行時にアサート、非発行時にはディアサートを保証しなければならないためである。クロックイネーブル信号（ｃｋｅ）もチップセレクト信号と同様に、メモリアクセス期間中にはアサート、ＰowerＤownＭode期間中にはディアサートを保証しなければならない。ｐビットのアドレス信号線１０９およびｑビットのコマンド信号線１１０は各出力制御機能付きレジスタ１０４−２〜１０４−ｎへ接続される。該出力制御機能付きレジスタ１０４−２〜１０４−ｎの出力イネーブル信号入力ポート（ＯＥ）に、（ｎ−１）ビットのレジスタ出力イネーブル信号線（図中のregoe）１１１を１：１の負荷数で接続する。各レジスタ１０４−１〜１０４−ｎの出力ポートからｍ個の省消費電力対応型同期型メモリデバイス１０２−１〜１０２−ｍへは１：ｍの負荷数で接続される。
【００１４】
図５に、本実施例で用いる出力制御機能付きレジスタ（ＲＥＧＡ）の真理値表を示す。（ａ）は出力制御機能付きレジスタ（ＲＥＧＡ）の入出力信号関係、（ｂ）は出力イネーブル信号がクロック非同期のときの真理値表、（ｃ）はクロック同期のときの真理値表を表わしている。図５に示すように、出力制御機能付きレジスタは、出力イネーブル（以降ＯＥ：ＯutputＥnable）信号が“Ｈ”の時には出力制御機能無しレジスタと同等の動作をし、ＯＥ信号が“Ｌ”の時には入力信号が“Ｈ／Ｌ”いずれの場合においても出力は“Ｌ”固定となる。なお、本発明において、ＯＥ信号と出力信号のタイミング関係はクロック信号との同期／非同期を問わない。
【００１５】
図４と同様に、メモリモジュールがバスにより複数接続された場合の本発明実施例のメモリモジュール１０１のタイミングチャートを図６および図７に示す。図６は出力制御機能付きレジスタ１０４−１〜１０４−ｎのＯＥ制御がクロック非同期の場合であり、図７は同レジスタ１０４−１〜１０４−ｎのＯＥ制御がクロック同期型のものである。また、（Ａ）はメモリモジュール１０１の入力インターフェイス信号、（Ｂ）はメモリデバイス１０２−１〜１０２−ｍの入力インターフェイス信号を示している。図６の場合、レジスタ出力イネーブル信号（図中のregoe）のアサートタイミングはＲＡＳタイミングと同時であり、ディアサートタイミングはＣＡＳタイミングから２cycle遅れたタイミングである。図７の場合、レジスタ出力イネーブル信号のアサートタイミングはＲＡＳタイミングより１cycle早いタイミングであり、ディアサートタイミングは図６と同様にＣＡＳタイミングから２cycle遅れたタイミングである。図６および図７のどちらにおいても、クロックイネーブル信号（図中のｃｋｅ）と同タイミングでアサートおよびディアサートしても問題ない。逆に、クロックイネーブル信号と同一タイミングであれば、メモリコントローラ側の制御も簡略化可能である。
【００１６】
図４に示したように、従来のメモリモジュールでは、メモリモジュールがバスにより複数接続された場合、自メモリモジュールへのコマンドが発生しない場合でも、他メモリモジュールのコマンドが発生した場合、レジスタがコマンド信号およびアドレス信号をセンスして、メモリデバイスまでコマンド信号およびアドレス信号を伝播させてしまうため、レジスタにおいて電力を消費していた。一方、図６および図７から明らかなように、本実施例においては、自メモリモジュールへのコマンドが発生しない期間では、レジスタ出力イネーブル信号（図中のｒｅｇｏｅ）を“Ｌ”とすることにより（ＯＥ信号がＬ）、レジスタの出力は“Ｌ”固定となるため、レジスタがコマンド信号およばアドレス信号をセンスしてメモリデバイスまで伝播させてしまうことはなくなり、即ち、レジスタが不要な信号で駆動されることはなくなり、レジスタでの消費電力を抑えることが可能となる。
【００１７】
図８に本発明のメモリモジュールの他の実施例を示す。図１との相違点は、出力制御機能付きレジスタのタイプを変更し、ＯＥ信号が“Ｌ”のときに“Ｌ”固定値を出力するのではなく、“Ｈｉ−Ｚ”を出力するレジスタ８０４−１〜８０４−ｎにした点である。該出力制御機能付きレジスタ（ＲＥＧＢ）の真理値表を図９に示す。図５と同様に、（ａ）はレジスタの入出力信号関係、（ｂ）は出力イネーブル信号がクロック非同期のときの真理値表、（ｃ）はクロック同期のときの真理値表を表わしている。
【００１８】
本実施例においては、レジスタ８０４−２〜８０４−ｎの出力が“Ｈｉ−Ｚ”となった場合、省消費電力対応型同期型メモリデバイス１０２−１〜１０２−ｍの入力ポートも“Ｈｉ−Ｚ”となり、入力バッファにて貫通電流が流れる等の問題が起こるため、終端抵抗８１２および終端電圧８１３にて信号線を終端する。図８では、信号線の波形品質を向上させるために信号線を両端で終端している。信号線の波形品質が問われない場合には片側終端でも良い。片側終端時の構成図を図１０に示す。
【００１９】
図１や図８の実施例の説明では、出力制御機能付きレジスタの出力イネーブル信号の極性を正極性のものを使用したが、負極性のものを使用してもよい。出力イネーブル信号が正極性とは、出力イネーブル信号が“Ｈ”のときに入力信号をクロック信号の立ち上がりエッジでラッチしたものを出力信号とし、出力イネーブル信号が“Ｌ”のときには出力信号を“Ｌ”固定もしくは“Ｈｉ−Ｚ”固定とするものである。逆に、出力イネーブル信号が負極性とは、出力イネーブル信号が”Ｌ”のときに入力信号をクロック信号の立ち上がりエッジでラッチしたものを出力信号とし、“Ｈ”のときには出力信号を“Ｌ”固定もしくは“Ｈｉ−Ｚ”固定とするものである。
【００２０】
図５のレジスタの負極性版の真理値表を図１１に、図９のレジスタの負極性版の真理値表を図１２に示す。図５や図９と同様に、（ａ）はレジスタの入出力信号関係、（ｂ）は出力イネーブル信号がクロック非同期のときの真理値表、（ｃ）はクロック同期のときの真理値表を表わしている。
【００２１】
図１、図８および図１０のレジスタを正極性から負極性に置き換えたメモリモジュールの構成図を、それぞれ図１３、図１４および図１５に示す。これら実施例のメモリアクセスタイミングチャートは、図６や図７において、レジスタ出力イネーブル信号（図中のｒｅｇｏｅ）の極性が逆となる以外、基本的に図６や図７と同様である。
【００２２】
本発明のメモリモジュールの更に他の実施例を図１６に示す。図１との相違点は、出力制御機能付きレジスタ１０４−２〜１０４−ｎの出力イネーブル信号入力ポートには新規に追加したレジスタ出力イネーブル信号線ではなく、もともと存在するクロックイネーブル信号線１０７を１：（Ｎ−１）の負荷数で接続している点にある。即ち、レジスタ出力イネーブル信号線はクロックイネーブル信号線と同様に各メモリモジュール毎に用意し、しかも、基本的に両者のタイミング関係は同じであるため、クロックイネーブル信号線をレジスタ出力イネーブル信号線に兼用しても同様の機能が実現できる。
【００２３】
図１６の場合、図１のレジスタ出力イネーブル信号線１１１というのは不要であるため、従来のメモリモジュールに対して部品の載せ替えおよび信号線の接続し直しが起こるだけで、ピンを追加するというような変更はない。なお、図１６ではクロックイネーブル信号線１０７のメモリモジュールのエッジとダンピング抵抗間から信号分岐点をとっているが、ダンピング抵抗とレジスタ間から信号分岐点をとってもよい。その構成図を図１７に示す。もちろん各信号線にダンピング抵抗が挿入されなければ図１６と図１７は同一のものである。
【００２４】
図１６で示したレジスタのタイプを図９のタイプに変更して両側で終端した場合のメモリモジュールの構成図を図１８に示す。また、この図１８に対し、図１７同様にクロックイネーブル信号線の分岐点をダンピング抵抗とレジスタ間に設定した場合のメモリモジュールの構成図を図１９に示す。更に、レジスタ出力信号線を片側で終端した場合のメモリモジュールの構成図を図２０と図２１に示す。
【００２５】
本発明のメモリモジュールの更に他の実施例を図２２に示す。図１６および図１７との相違点は、出力制御機能付きレジスタ１０４−２〜１０４−ｎの出力イネーブル信号入力ポートには、メモリモジュール１０１に入力されるクロックイネーブル信号線１０７もしくはダンピング抵抗通過後のクロックイネーブル信号線を接続するものではなく、クロックイネーブル信号線１０７が入力されるレジスタ１０４−１の出力信号線を接続する点にある。この場合、クロックイネーブル信号線の負荷数は図１と同じであるために、メモリモジュールとメモリコントローラ間のタイミング設計が容易となる。クロックイネーブル信号線のレジスタ出力の負荷数はｍ個から（ｍ＋ｎ）個に増大するが、メモリモジュール内で閉じている話のためタイミング設計は難しくない。
【００２６】
図２２で示したレジスタのタイプを図９のタイプに変更して両側を終端した場合のメモリモジュールの構成図を図２３に示す。また、レジスタ出力信号線を片側で終端した場合のメモリモジュールの構成図を図２４に示す。
【００２７】
上記実施例では、レジスタの“Ｌ”固定となるものを使用しているが、レジスタの出力値が“Ｈ”固定となるものを用いても構成可能である。
【００２８】
また、新規に追加するレジスタ出力イネーブル信号の本数はメモリモジュール上のレジスタの個数がｎ個の場合（ｎ−１）本使用しているが、本数を１本にしてメモリモジュール上で１：（ｎ−１）の負荷数で接続してもよいし、本数を１本から（ｎ−１）本の間に設定し、（ｎ−１）個のレジスタには必ず接続されるようにしてもよい。
【００２９】
また、上記実施例では、クロック信号線、クロックイネーブル信号線およびチップセレクト信号線のビット数を１にしているが、負荷分散のために同じ意味（信号線のＬ、Ｈのタイミングが同一）となる複数の信号線を用意してもよい。
【００３０】
さらに、クロックイネーブル信号線とチップセレクト信号線の性質から、図１６から図２４の構成において、クロックイネーブル信号線やそのレジスタ出力信号線ではなく、チップセレクト信号線やそのレジスタ出力信号線を、出力制御機能付きレジスタ１０４−２〜１０４−ｎや８０４−２〜８０４−ｎの出力イネーブル信号入力ポートに接続して、該レジスタを制御するようにしてもよい。
【００３１】
【発明の効果】
以上説明したように、本発明では、メモリモジュール上のレジスタを出力制御機能付きレジスタへ変更し、メモリアクセスが発生していないときに該レジスタの出力値を固定することにより、レジスタでの消費電力を抑えることが可能である。
【図面の簡単な説明】
【図１】本発明のメモリモジュールの一実施例の構成図である。
【図２】従来のレジスタドタイプのメモリモジュールの構成図である。
【図３】図２のメモリモジュール内のタイミングチャートである。
【図４】図２のメモリモジュールをバス接続したときのタイミングチャートである。
【図５】図１の実施例の出力制御機能付きレジスタの真理値表である。
【図６】図１のメモリモジュールのタイミングチャートである。
【図７】図１のメモリモジュールの別のタイミングチャートである。
【図８】本発明のメモリモジュールの他の実施例の構成図である。
【図９】図８の実施例の出力制御機能付きレジスタの真理値表である。
【図１０】本発明のメモリモジュールの更に他の実施例の構成図である。
【図１１】図５の出力イネーブル信号負極性版レジスタの真理値表である。
【図１２】図９の出力イネーブル信号負極性版レジスタの真理値表である。
【図１３】図１のレジスタを図１１のレジスタで置き換えたメモリモジュールの構成図である。
【図１４】図８のレジスタを図１２のレジスタで置き換えたメモリモジュールの構成図である。
【図１５】図９のレジスタを図１２のレジスタで置き換えたメモリモジュールの構成図である。
【図１６】本発明のメモリモジュールの更に他の実施例の構成図である。
【図１７】図１６の信号分岐点を変更したメモリモジュールの構成図である。
【図１８】図１６のレジスタを図８のレジスタで置き換えたメモリモジュールの構成図である。
【図１９】図１７のレジスタを図８のレジスタで置き換えたメモリモジュールの構成図である。
【図２０】図１６のレジスタを図８のレジスタで置き換えたメモリモジュールの構成図である。
【図２１】図１７のレジスタを図８のレジスタで置き換えたメモリモジュールの構成図である。
【図２２】本発明のメモリモジュールの更に他の実施例の構成図である。
【図２３】図２２のレジスタを図８のレジスタで置き換えたメモリモジュールの構成図である。
【図２４】図２２のレジスタを図８のレジスタで置き換えたメモリモジュールの構成図である。
【図２５】メモリモジュールがバスにより複数接続されたメモリシステムのブロック図である。
【符号の説明】
１００ メモリコントローラ
１０１ メモリモジュール
１０２−１〜１０２ｍ 省消費電力対応型同期型メモリデバイス
１０３ ＰＬＬ回路
１０４−１〜１０４ｎ 出力イネーブル制御機能付きレジスタ
１０５ データ信号線
１０６ クロック信号線
１０７ クロックイネーブル信号線
１０８ チップセレクト信号線
１０９ アドレス信号線
１１０ コマンド信号線
１１１ レジスタ出力イネーブル信号線
１１２ ダンピング抵抗
Claims (4)
- 複数の省消費電力対応型メモリデバイスと、位相調整されたクロックを出力するＰＬＬ回路と、前記メモリデバイスへの入力信号を前記ＰＬＬ回路の出力クロックをトリガとしてラッチしてバッファリングするための複数のレジスタとを備える省消費電力型メモリモジュールにおいて、
前記複数のレジスタの少なくとも一部のレジスタは出力制御機能付きレジスタで構成されると共に、前記出力制御機能付きレジスタの出力値を制御するための信号線を有し、
前記出力制御機能付きレジスタによる前記メモリデバイスへの入力信号が不要時に、前記信号線により当該出力制御機能付きレジスタの出力値を“Ｌ”もしくは“Ｈ”に固定して、レジスタでの消費電力を抑えることを特徴とする省消費電力型メモリモジュール。 - 請求項１記載の省消費電力型メモリモジュールにおいて、メモリデバイスの消費電力を制御するための信号線が前記出力制御機能付きレジスタの出力値を制御するための信号線を兼ねることを特徴とする省消費電力型メモリモジュール。
- 請求項１記載の省消費電力型メモリモジュールにおいて、チップセレクト信号線が前記出力制御機能付きレジスタの出力値を制御するための信号線を兼ねることを特徴とする省消費電力型メモリモジュール。
- 請求項１乃至３のいずれか１項に記載の省消費電力型メモリモジュールを搭載した計算機システム。
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