JPS5891591A - 半導体メモリのパワ−セ−ブ方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はスタンバイ時におけるメモリチ。

グの電力消費量を節減するための、半導体メモリのノヤ
ワーセー１方式に関する。

電子計算機等のデータ処理装置では通常、データを記憶
しておくために半導体メモリを使用する場合が多い、そ
してこのようなデータ処理装置の処理能力を高めるため
には、中央演算処理装置いわゆるＣＰＵ自体の演算速度
を高める仁とはもちろんデータの記憶容量も大きくする
必要がある。一つのメモリチップの記憶容量には限界が
あるために、電子計算機勢では半導体メモリを複数のメ
モリチ、ｆで構成するのが一般的である。

第１図は従来の半導体メモリおよびその制御回路の回路
構成図である。ここでは半導体メモリ１＃−ｔたとえば
３個のメモリチ、！２　ｍ　＄　２　ｂ＋２＠から構成
されている。３はアドレス信号の一部信号Ａｎ−１”ｆ
ｆから上記半導体メモリ１内の３個のメモリチップのう
ちの１個を選択するためのデコーダである。上記デコー
ダＪの三つのデコード出力ＭＮ１〜Ｎ５ｌｉ３個の各イ
ンバータ４　ａ　ｅ　４　ｂ　Ｈ４ｅの入力端に接続さ
れると共に３個の各ノアゲート６＊、ｌｂ、５ｅの一方
入力端に接続されている。また上記３個の各インバータ
４ｍ、４ｂ、４・の出力端は３個のナントゲート６ｍ、
６ｂａｌｉ＠それぞれの一方入力端に接続されている。

上記３個のナンドｒ）　６　ａ　＃　６　ｂ　＃　６　
＠の各他方入力端は、上記半導体メモリ１からデータを
読み出す際にアクティブとなるリード制御信号ｒ下およ
び半導体メモリ１へデータを書き込む場合にアクティブ
となるライト制御信号ＷＲそれぞれが並列的に入力され
るオアゲート１の出力端が接続されている。さらに上記
３個のノア’ｙ’　　）　５　ｍ　＠　５　ｂ１５＠の
各他方入力端は、上記ライト制御信号Ｗ１を反転するイ
ンバータ８の出力端が接続されている。そして上記ナン
ドｌ’−トｇａ、ｇｂ１６＠の出力はチップ選択信号Ｃ
Ｉとして各メモリチッ！２＊ｍ２ｂｙ１ｍに入力される
と共に、ノアグー）Ｊａ、ｊｋ、Ｊ・の出力はリードラ
イト制御信号Ｒ／Ｗとして各メモリチ、！Ｊａ。

Ｊ　ｂ　ｅ　Ｊ　ｇ　Ｋ入力される。また上記メモリチ
。

！Ｉｍ、２ｂ、２・は残〉のアドレス信号Ａ。

〜ムｒｒ−２によってアドレス指定されるようになって
いて、各データ入出力端りはデータバス９に接続されて
いる。

このような回路において、い１１個のメモリチッｆ２鳳
にデータを書き込む場合には、デコーダ３の一つのデコ
ード出力線Ｎ！のみがアクティブ（０レベル）、残シ二
つのデコード出力線Ｎｌ、Ｎｓが共にノンアクティブ（
ルベル）となシ、また所定のタイずングでライト制御信
号ＷＲのみがアクティブ（θレベル）トナル。

すると３個のう゛ち１個のナンドグー）ｇｍのみの論理
が成立してこの出力ＣＩが０レベルとなシ、残シ２個の
ナンドｌ’　　）　６　ｂ　＊　６　ｅの出力はルベル
となる。したがって、この状態ではメモリチップ２ａの
みがアクティブ状態となシ、この時、ノア？’−）５ｍ
の出力Ｒ／Ｗは０レベルとなるために、このメモリチッ
プ２１ではアドレス信号Ａ・〜Ａ、２に対応する番地に
データパスタからの書き込みデータが書き込まれること
になる。一方、上記デコード出力線Ｎ、がアクティブ状
態の時にリー　ド制御信号Ｒ，Ｄがアクティブとなれば
、この場合にはノア？’−）ｊｍの出力Ｒ／Ｗがルベル
となるので、メモリチップ２＆ではアドレス信号Ａ・〜
Ａｎ−２に対応する番地に予め記憶されているデータが
読み出されてデータバス９に出力されることに表る。そ
して上記１個のメモリチップ２ａがアクティブ状態にあ
る時には他の２個のメモリチップｊ　ｂ　ｅ２＠はスタ
ンバイ状態となっていて、データの書き込みも読み出し
も行なわず単にデータを記憶している状態になっている
。

上記のように従来の半導体メモリではチップ選択信号Ｃ
Ｅのみで各メモリチップのアクティブ状態あるいはスタ
ンバイ状態を決定しているために、メモリチップは次の
二連シの方法で制御されている。その−としては、スタ
イバイ時の電力消費量を節減する丸めにチップ選択信号
εｊで、メモリチップのデータ記憶部を除く周辺回路の
一部または全部の直流電流経路を遮断してパワーセーブ
を図る方法、二つ目としてはスタンバイ時にチップ選択
信号ＣＩでパワーセーブは行なわず、周辺回路内のデー
タ書き込み回路およびデータ出力制御回路のみの動作停
止制御を行なう方法である。上記前者の方法では半導体
メモリ全体の電力消費量を減少させることができる反面
、チップ選択信号ＣＥからのアクセス時間がアドレス信
号からのアクセス時間と同等かあるいはそれ以上と長く
なる欠点がある。また後者の方法ではチップ選択信号Ｃ
Ｅからのアクセス時間を短かくすることができるｔζ電
力消費量が多くなるという欠点がある。

この発明は上記のような事情を考慮してなさ・れたもの
であシ、その目的とするところはチ。

！選択信号からのアクセス時間を短かくすることができ
ると共にスタンバイ時のパワーセーブを図ることができ
て電力消費量を少なくすることができる半導体メモリの
バリーセーブ方式を提供することにある。

以下図面を参照してこの発明の一実施例を説明する。第
２図はこの発明に係る半導体メモリのパワーセーブ方式
を実現するための回路の構成図である。第２図において
ＺＺＦｉ従来回路の各メモリチップ２に相当するもので
あシ、このメモリチップ２ｉにはチップ選択信号（ＣＥ
）入力端子２３、リードライト制御信号（Ｒ／Ｗ）入力
端子２４および／ダワーセープ信号（Ｐ８）入力端子２
５がそれぞれ設けられている。なお、このメモリチップ
２２には図示しないが従来と同様に、アドレ不信号を入
力するための端子およびデータ入出力端子が設けられて
いることはいうまでもない、そして上記チップ選択信号
入力端子２ｓには第１図中のナントゲート６の出力信号
ＣＥが、リードライト制御信号入力端子２４Ｋｈノアｒ
−）ｊの出力信号Ｒ／ｗがそれぞれ入力さ九このメモリ
チップ２２はこれらの出力信号によってアクティブ状態
あるいはスタンバイ状態が、またデータの書き込みある
いは読み出しがそれぞれ決定される。

さらに上記信号ＣＩは直接アンド？−）ｊｇの一方入力
端に入力され、上記信号Ｒ／Ｗはインバータ２１を介し
てアンド？　−）　７　ｇの他方入力端に入力され、こ
のアンドｙ−）Ｊ＃の出力が７ダワーセ、−！信号Ｐ８
として上記メモリチップ２２のノ奢ワーセーツ信号入力
端子Ｘｔｔに入力されるようになっている。そして上記
メモリチ、プ２２はパワーセーツ信号ＰＳがルベルの時
にのみ、メモリセル等からなるデータ記憶部を除く周辺
回路、たとえばアドレスバッファ回路、アドレスデコー
ダ、センスアンプ、書込パ、ファ回路、出カバ、ノア回
路等の一部あるいは全部の直流軽路を遮断してノ譬ワー
セープを図るようになっている。

次に上記構成でなる回路の動作を、第３図に示すタイミ
ングチャートを用いて説明する。まス、前記デコーダ３
のデコード出力１ｉ１　Ｎ　Ｂがルベル（ノンアクティ
′ｆ）の時には、ナンドグートロａの出力すなわちチッ
プ選択信号ＣＥはルベルとなり、またノアｌ’−）ｊｍ
の出力すなわちリードライト制御信号Ｒ／Ｗは０レベル
となる。このナントゲート＃ａおよびノアゲート５ａの
出力が第２図に示すメモリチップ２２の端子２３．２４
にそれぞれ入力すれば、このメモ、リチ、グ２２はＣＩ
＝ルベルによってスタンバイ状態となる。また、上記Ｃ
Ｅ＝ルベル、Ｒ／Ｖ−０レベルの時には、第２＠中のア
ンドダート２６の出力すなわちノダワーセープ信号ＰＳ
はルベルとなシ、このメモリチップ２２では周辺回路の
一部あるいは全部でパワーセーブが行なわれる。

次にデコード出力線Ｎ、が０レベル（アクティブ）に変
化する。ｉ九、このデコード出力線Ｎ１がθレベルに変
化した直後では、リード制御信号１１およびライト制御
信号ＷＲはそれぞれルベル（ノンアクティブ）になりて
いる。

したがって％Ｎ１がθレベルに変化してもチップ選択信
号τ１はルベルのままであシ、メモリチップ２２はスタ
ンバイ状態のままである。

一方、Ｎ、がＱｌ／−４ルに変化すると、リードライト
制御信号Ｒ／Ｗがルベルに反転し、これによりて／４ワ
ーセーブ信号Ｐ８は０レベルに反転する。εの結果、メ
モリチップ２２大のノ臂ワーセー！が解除されて、周辺
回路の動作が可能状態になる。

次に九とえは、上記メモリチッｆａｉｌにデータを書き
込む場合にはライト制御信号Ｗ１が所定期間アクティブ
（０レベル）になる。すると、この信号ＷＲのアクティ
ブ期間中、チップ選択信号ＣＥが０レベルになるので、
この期間、メモリチ、ｆ２２はアクティブ状態となる。

またメモリチップ２２のアクティブ期間中、リードライ
ト制御信号Ｒ／Ｗはθレベルになシ、シたがってこの期
間ではメモリチップ２２にデータの書き込みが行なわれ
る。ｔたＮ１が０レベルとなってｈる期間にメモリチッ
プ２２からデータを読み出す場合には、リード制御信号
ＲＤが所定期間アクティブになる。すると、この場合に
は信号ＲＤのアクティブ期間中、チップ選択信号ＣＥが
θレベルになるのでメモリチッ′ｆ２２はアクティブ状
態になシ、しかもこの期間ではリードライト制御信号Ｒ
／Ｗはルベルとなってメモリチップ２２からデータの読
み出しが行なわれる。

上記メモリチップ２２におｈて、必要なデータの書き込
みあるいは読み出しが終了すると、次にいままで０レベ
ルになっていたデコード出力線Ｎ１がルベルに反転する
。すると、再びチップ選択信号ＣＥがルベル、リードラ
イト制御信号Ｒ／Ｗが０レベルになって、前記と同様に
メモリチ、！２２はスタンバイ状態になシ、またノ４ワ
ーセープ信号Ｐ８もルベルとなるのでメモリチップ２２
ではパワーセーブが再び行なわれる。

下記の表はチップ選択信号で１とリードライト制御信号
Ｒ／Ｗの両レベルと、メモリチップ２２における動作状
態および消費電力との関係をまとめて示したものである
。

上記表から明らかなように、チップ選択信号Ｃ１が０レ
ベルの時にはメモリチッｆ２２はアイト制御信号Ｒ／ｗ
のレベルに応じてデータの書き込みあるいは読み出しが
行なわれ、この時には動作電流が流れて所定の電力が消
費されることになる。また、チップ選択信号で１がルベ
ルの時にはメモリチップ２２はスタンバイ状態となるが
、リードライト制御信号Ｒ／Ｗがθレベルの時にのみノ
々ワーセープが行なわれて電流は最小になシミ力の節減
が行なわれる。

このように上記実施例は、メモリチップ２２の・ぐワー
セー！制御をチップ選択信号ＣＥとリードライト制御信
号Ｒ／Ｗとの組合せによって行表い、ＣＩ＝ルベル、Ｒ
／Ｗ−０レベルの時にノ譬ワーセープ信号Ｐｓをルベル
ニジてノ譬ワー竜−！するようＫしたものである。した
がって、第３図のタイミングチャートに示すように、メ
モ９ｆ、ｆｚｚが信号τＫＫよってスタンバイ状態から
アクティブ状態に移行する以前から予め・ダワーセープ
状態を解除しているので、従来のようにチップ選択信号
で１によってパワーセーブ制御する場合と比較して、チ
ップ選択信号ＣＩからのアクセス時間を十分に短かくす
ることができる。この結果、上記実施例ではスタンバイ
時の・々ワーセープを図ることができるために電力消費
量を少なくする仁とができ、しかもチップ選択信号から
のアクセス時間も短かくすることができる。

なお、信号ＣＥと信号Ｒ／ｗから・譬ワーセープ信号Ｐ
８を得るためのアンドｒ　−）　ｊ　＃およびインバー
タ２１は、メモリチップ２２の外に設けてもよいが、端
子数や実装上の問題からメモリチップ２２内に入れた方
が有利である。

この発明は上記した一実施例に限定されるものてはなく
、たとえばノ譬ワーセーグ信号ＰＢを得る回路は９２図
の回路のみではなく他の種々の回路が考えられる。

以上説明したようにこの発明によれば、それぞれがデー
タ記憶部およびこのデータ記憶部以外の周゛辺回路から
なる複数のメモリチップを備え九半導体メモリにおいて
、上記複数の各メモリチップ内の周辺回路の一部または
全部のパワーセーフをリードライト制御信号とチップ選
択信号との組合せによって制御するように構成したので
、チップ選択信号からのアクセス時間を短かくすること
ができるとともに１スタンバイ時のノ９ワーセープを図
ることができ電力消費量を少なくすることができる半導
体メモリのパワーセーツ方式を提供することができる。

【図面の簡単な説明】

第１図は従来の半導体メモリおよびその制御回路の回路
構成図、第２図はこの発明に係る半導体メモリのノ４ワ
ーセープ方式を実現するための一実施例回路の構成図、
第３図は同爽施例回路の動作を説明するためのタイミン
グチャートである。 ３・・・デコーダ、４．ＩＩ、１７・・・インバータ、
５・・・ノアガード、６・・・ナンドｒ−）、７・・・
オアゲート、９・・・データバス、２２・・・メモリチ
ップ、２３・・・チップ選択信号入力端子、２４・・・
リードライト制御信号入力端子、２５・・・パワーセー
ブ信号入力端子、２６・・・アンドｆｆ−）。 出願人代理人　　弁理士　鈴　江　武　彦第１図 Ｃ 第２図 フ３ 第３図

Claims (1)

【特許請求の範囲】
1. それすれがデータ記憶部およびこのデータ記憶部以外の
   周辺回路からなる複数のメモリチップを備えた半導体メ
   モリにおいて、上記複数の各メモリチップ内の周辺回路
   の一部または全部のパワーセーブをリードライト制御信
   号とチップ選択信号、との組合せによって制御するよう
   に構成したことを特徴とする半導体メモリの／４ワー竜
   −プ方式。