JPH09105771A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH09105771A JPH09105771A JP7263203A JP26320395A JPH09105771A JP H09105771 A JPH09105771 A JP H09105771A JP 7263203 A JP7263203 A JP 7263203A JP 26320395 A JP26320395 A JP 26320395A JP H09105771 A JPH09105771 A JP H09105771A
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Abstract
(57)【要約】
【課 題】 作り込み精度の厳しいコンパレータや基準
電圧などを必要とせず、簡素な回路構成で確実にテスト
モード設定ができるテストモード設定手段を備えた半導
体集積回路を提供する。 【解決手段】 内部回路用及び入力バッファ用として用
いる第１の電源と、出力バッファ用として用いる第２の
電源との２系統の電源を持つ半導体集積回路において、
２系統の電源端子の各々、又はその１つとユーザ端子若
しくはシステムクロック端子に所定のシーケンスで信号
を送り込むことによりテストモード設定信号を半導体集
積回路内で論理合成する。
電圧などを必要とせず、簡素な回路構成で確実にテスト
モード設定ができるテストモード設定手段を備えた半導
体集積回路を提供する。 【解決手段】 内部回路用及び入力バッファ用として用
いる第１の電源と、出力バッファ用として用いる第２の
電源との２系統の電源を持つ半導体集積回路において、
２系統の電源端子の各々、又はその１つとユーザ端子若
しくはシステムクロック端子に所定のシーケンスで信号
を送り込むことによりテストモード設定信号を半導体集
積回路内で論理合成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に、内部の回路のテストモード設定に好適な半導
体集積回路に関する。
し、特に、内部の回路のテストモード設定に好適な半導
体集積回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路（以下、適宜ＩＣ
と略記する）は図５に示すように、内部の回路にそれぞ
れ電源端子Ｔ10，Ｔ20およびシステムクロック端子ＴＣ
Ｋを介して、独立した２系統の電源電圧Ｖ10，Ｖ20およ
びシステムクロック信号を供給して動作させている。
と略記する）は図５に示すように、内部の回路にそれぞ
れ電源端子Ｔ10，Ｔ20およびシステムクロック端子ＴＣ
Ｋを介して、独立した２系統の電源電圧Ｖ10，Ｖ20およ
びシステムクロック信号を供給して動作させている。
【０００３】この内部の回路を被試験回路Ｉ１として動
作を試験する場合は、その試験時間の短縮を図るため
に、図６に示す２つの電源電圧Ｖ10，Ｖ20が定常状態に
達した後にＩＣを通常の動作状態とは異なる試験状態
（テストモードという）にする。テストモードに設定す
るためには、専用に設けられているテストモード信号入
力端子ＴＴＭにテストモード信号ＴＭを印加し、テスト
モード節点Ｎを介して被試験回路Ｉ１に供給する。この
ため、従来のＩＣでは専用のテストモード信号入力端子
ＴＴＭが必要となり、ＩＣのピン数を増加させるという
問題がある。
作を試験する場合は、その試験時間の短縮を図るため
に、図６に示す２つの電源電圧Ｖ10，Ｖ20が定常状態に
達した後にＩＣを通常の動作状態とは異なる試験状態
（テストモードという）にする。テストモードに設定す
るためには、専用に設けられているテストモード信号入
力端子ＴＴＭにテストモード信号ＴＭを印加し、テスト
モード節点Ｎを介して被試験回路Ｉ１に供給する。この
ため、従来のＩＣでは専用のテストモード信号入力端子
ＴＴＭが必要となり、ＩＣのピン数を増加させるという
問題がある。
【０００４】ところで、ＩＣの製造技術が微細化した昨
今では、１チップに多数のゲートを搭載することが可能
となり、チップ作成のネックはゲート数よりも端子数に
なりつつあり、テスト専用端子を１つでも削減したいと
いう要求がある。この問題を解決するために、例えば特
開平6-66899 号公報では、図７に示されるようなテスト
モード信号発生回路50をＩＣに内蔵して、電源投入のタ
イミングを制御してテストモード信号ＴＭを合成するこ
とが提案されている。図７において、51はコンパレー
タ、52は遅延回路、53はＯＲ回路、54はＲＳフリップフ
ロップ、55は判定回路、56は遅延判定回路である。な
お、前掲図５と同一部材には同一符号を付し、説明を省
略する。これによれば、専用のテストモード信号入力端
子ＴＴＭをもつ必要はなくなるが、２電源を同時に投入
しなければならず、かつ、コンパレータや基準電圧を含
む２系統の電圧検出回路や遅延判定回路などを精巧に作
り込まねばならないという問題がある。
今では、１チップに多数のゲートを搭載することが可能
となり、チップ作成のネックはゲート数よりも端子数に
なりつつあり、テスト専用端子を１つでも削減したいと
いう要求がある。この問題を解決するために、例えば特
開平6-66899 号公報では、図７に示されるようなテスト
モード信号発生回路50をＩＣに内蔵して、電源投入のタ
イミングを制御してテストモード信号ＴＭを合成するこ
とが提案されている。図７において、51はコンパレー
タ、52は遅延回路、53はＯＲ回路、54はＲＳフリップフ
ロップ、55は判定回路、56は遅延判定回路である。な
お、前掲図５と同一部材には同一符号を付し、説明を省
略する。これによれば、専用のテストモード信号入力端
子ＴＴＭをもつ必要はなくなるが、２電源を同時に投入
しなければならず、かつ、コンパレータや基準電圧を含
む２系統の電圧検出回路や遅延判定回路などを精巧に作
り込まねばならないという問題がある。
【０００５】
【発明が解決しようとする課題】本発明は、上記の問題
点に鑑み、作り込み精度の厳しいコンパレータや基準電
圧などを必要とせず、簡素な回路構成で確実にテストモ
ード設定ができるテストモード設定手段を備えた半導体
集積回路を提供することを課題とする。
点に鑑み、作り込み精度の厳しいコンパレータや基準電
圧などを必要とせず、簡素な回路構成で確実にテストモ
ード設定ができるテストモード設定手段を備えた半導体
集積回路を提供することを課題とする。
【０００６】
【課題を解決するための手段】本発明における第１の発
明は、内部回路用及び入力バッファ用として用いる第１
の電源と、出力バッファ用として用いる第２の電源との
２系統の電源を持つ半導体集積回路において、第１の電
源を投入した後、第２の電源に所定のシーケンスを与え
ることによりテストモードに入ることを特徴とする半導
体集積回路である。
明は、内部回路用及び入力バッファ用として用いる第１
の電源と、出力バッファ用として用いる第２の電源との
２系統の電源を持つ半導体集積回路において、第１の電
源を投入した後、第２の電源に所定のシーケンスを与え
ることによりテストモードに入ることを特徴とする半導
体集積回路である。
【０００７】また第２の発明は、内部回路用及び入力バ
ッファ用として用いる第１の電源と、出力バッファ用と
して用いる第２の電源との２系統の電源を持つ半導体集
積回路において、第１の電源を投入した後、第２の電源
とユーザ端子、あるいは第２の電源とシステムクロック
端子に所定のシーケンスを与えることによりテストモー
ドに入ることを特徴とする半導体集積回路である。
ッファ用として用いる第１の電源と、出力バッファ用と
して用いる第２の電源との２系統の電源を持つ半導体集
積回路において、第１の電源を投入した後、第２の電源
とユーザ端子、あるいは第２の電源とシステムクロック
端子に所定のシーケンスを与えることによりテストモー
ドに入ることを特徴とする半導体集積回路である。
【０００８】
【発明の実施の形態】図１は第１の発明の１実施例であ
り、（ａ）は要部回路図、（ｂ）はそのタイミングチャ
ートである。図１において、１は半導体集積回路（Ｉ
Ｃ）、１Ａはテストモード設定手段、２は反転回路（イ
ンバータ）、３はＤフリップフロップで例示した第１の
順序回路、４は第２の順序回路、５はＡＮＤ回路で例示
した２入力１出力の組合せ回路、Ｔ１は被試験回路Ｉ１
の内部セル用（及び入力バッファ用）の電源端子、Ｔ２
は出力バッファ用の電源端子、Ｄ１，Ｄ２及びＤ３はそ
れぞれテストモード設定手段１Ａの第１の入力，第２の
入力及び出力、Ｄ，ＣＫ及びＱはそれぞれＤフリップフ
ロップのデータ入力，クロック入力及びデータ出力、
Ａ，Ｂは第１，第２の順序回路からの出力データをそれ
ぞれ受ける組合せ回路５の第１，第２のデータ入力であ
る。なお、前掲図５及び図７と同一部材には同一符号を
付し、説明を省略する。また、特に断らない限り、端子
を表す符号は同時にその端子に係る入力または出力信号
をも意味する。例えば「電源Ｔ１」というような表現を
適宜用いる。また、図１（ｂ）の斜線部は論理が不定状
態にあることを意味する（以下同じ）。
り、（ａ）は要部回路図、（ｂ）はそのタイミングチャ
ートである。図１において、１は半導体集積回路（Ｉ
Ｃ）、１Ａはテストモード設定手段、２は反転回路（イ
ンバータ）、３はＤフリップフロップで例示した第１の
順序回路、４は第２の順序回路、５はＡＮＤ回路で例示
した２入力１出力の組合せ回路、Ｔ１は被試験回路Ｉ１
の内部セル用（及び入力バッファ用）の電源端子、Ｔ２
は出力バッファ用の電源端子、Ｄ１，Ｄ２及びＤ３はそ
れぞれテストモード設定手段１Ａの第１の入力，第２の
入力及び出力、Ｄ，ＣＫ及びＱはそれぞれＤフリップフ
ロップのデータ入力，クロック入力及びデータ出力、
Ａ，Ｂは第１，第２の順序回路からの出力データをそれ
ぞれ受ける組合せ回路５の第１，第２のデータ入力であ
る。なお、前掲図５及び図７と同一部材には同一符号を
付し、説明を省略する。また、特に断らない限り、端子
を表す符号は同時にその端子に係る入力または出力信号
をも意味する。例えば「電源Ｔ１」というような表現を
適宜用いる。また、図１（ｂ）の斜線部は論理が不定状
態にあることを意味する（以下同じ）。
【０００９】図１（ａ）に示されるように、第１の発明
の１実施例である半導体集積回路は、複数の電源端子Ｔ
１，Ｔ２を有する半導体集積回路１において、第１及び
第２の入力Ｄ１，Ｄ２と、出力Ｄ３と、第１の順序回路
３と、該第１の順序回路３の出力データＱを入力データ
Ｄとしかつ前記第１の順序回路３とクロックＣＫを共有
する第２の順序回路４と、前記第１及び第２の順序回路
３，４の出力データを入力し被試験回路Ｉ１に対するテ
ストモード設定信号ＴＭを生成し出力する２入力１出力
の組合せ回路５とからなり、前記第１、第２の入力Ｄ
１，Ｄ２には前記第１の順序回路３のデータ入力Ｄ、ク
ロック入力ＣＫが、かつ前記出力Ｄ３には前記組合せ回
路５の出力が、それぞれ接続されたテストモード設定手
段１Ａを備え、前記第１の入力Ｄ１には前記複数の電源
端子の１つＴ１が、また前記第２の入力Ｄ２には前記複
数の電源端子の他の１つＴ２がインバータ２を介して、
それぞれ接続されてなることを特徴とする。
の１実施例である半導体集積回路は、複数の電源端子Ｔ
１，Ｔ２を有する半導体集積回路１において、第１及び
第２の入力Ｄ１，Ｄ２と、出力Ｄ３と、第１の順序回路
３と、該第１の順序回路３の出力データＱを入力データ
Ｄとしかつ前記第１の順序回路３とクロックＣＫを共有
する第２の順序回路４と、前記第１及び第２の順序回路
３，４の出力データを入力し被試験回路Ｉ１に対するテ
ストモード設定信号ＴＭを生成し出力する２入力１出力
の組合せ回路５とからなり、前記第１、第２の入力Ｄ
１，Ｄ２には前記第１の順序回路３のデータ入力Ｄ、ク
ロック入力ＣＫが、かつ前記出力Ｄ３には前記組合せ回
路５の出力が、それぞれ接続されたテストモード設定手
段１Ａを備え、前記第１の入力Ｄ１には前記複数の電源
端子の１つＴ１が、また前記第２の入力Ｄ２には前記複
数の電源端子の他の１つＴ２がインバータ２を介して、
それぞれ接続されてなることを特徴とする。
【００１０】ここでは、テストモード設定信号の合成用
の信号として被試験回路Ｉ１の内部セル用電源Ｔ１及び
出力バッファ用電源Ｔ２を利用している。なお、通常の
ＩＣと同様、本発明においても電源Ｔ１をＯＮすれば、
自動的に通常動作モードに設定されるように構成されて
いる。テストモード設定を行う際には、図１（ｂ）に示
されるように、内部セル用の第１の電源を投入して端子
Ｔ１を論理“Ｈ”（２値論理における高電位側。“１”
とも表記される）に固定し、出力バッファ用の電源に端
子Ｔ２の論理が“Ｈ”→“Ｌ”（２値論理における低電
位側。“０”とも表記される）→“Ｈ”→“Ｌ”を経て
“Ｈ”に固定されるように電圧を印加する。Ｔ２にこの
ような電圧シーケンスを付与すれば、Ｄフリップフロッ
プを用いた第１及び第２の順序回路３，４の動作によ
り、組合せ回路５の第１のデータ入力Ａは、Ｔ２の最初
の立ち下がり時点で“Ｈ”となり、また第２のデータ入
力ＢはＴ２の２回目の立ち下がり時点で“Ｈ”となるか
ら、この時点で組合せ回路５（ここではＡＮＤ回路）の
出力であるテストモード設定信号ＴＭが“Ｈ”となり、
被試験回路Ｉ１がテストモードに設定される。なお、通
常動作モードに移行するには、Ｔ１をＯＦＦし、再度Ｏ
Ｎすればよい。
の信号として被試験回路Ｉ１の内部セル用電源Ｔ１及び
出力バッファ用電源Ｔ２を利用している。なお、通常の
ＩＣと同様、本発明においても電源Ｔ１をＯＮすれば、
自動的に通常動作モードに設定されるように構成されて
いる。テストモード設定を行う際には、図１（ｂ）に示
されるように、内部セル用の第１の電源を投入して端子
Ｔ１を論理“Ｈ”（２値論理における高電位側。“１”
とも表記される）に固定し、出力バッファ用の電源に端
子Ｔ２の論理が“Ｈ”→“Ｌ”（２値論理における低電
位側。“０”とも表記される）→“Ｈ”→“Ｌ”を経て
“Ｈ”に固定されるように電圧を印加する。Ｔ２にこの
ような電圧シーケンスを付与すれば、Ｄフリップフロッ
プを用いた第１及び第２の順序回路３，４の動作によ
り、組合せ回路５の第１のデータ入力Ａは、Ｔ２の最初
の立ち下がり時点で“Ｈ”となり、また第２のデータ入
力ＢはＴ２の２回目の立ち下がり時点で“Ｈ”となるか
ら、この時点で組合せ回路５（ここではＡＮＤ回路）の
出力であるテストモード設定信号ＴＭが“Ｈ”となり、
被試験回路Ｉ１がテストモードに設定される。なお、通
常動作モードに移行するには、Ｔ１をＯＦＦし、再度Ｏ
Ｎすればよい。
【００１１】図２は第２の発明の第１の実施例であり、
（ａ）は要部回路図、（ｂ）はそのタイミングチャート
である。図２においてＵＰはユーザ端子である。なお、
前掲図１と同一部材には同一符号を付し、説明を省略す
る。図２（ａ）に示されるように、第２の発明は、複数
の電源端子Ｔ１，Ｔ２とユーザ端子ＵＰとを有する半導
体集積回路１において、第１の発明と同様のテストモー
ド設定手段１Ａを備え、その第１の入力Ｄ１には前記ユ
ーザ端子ＵＰが、また第２の入力Ｄ２には反転回路２を
介して前記複数の電源端子の１つＴ２が、それぞれ接続
されてなることを特徴とする。すなわち、テストモード
設定手段１Ａの第１の入力Ｄ１に、第１の発明における
内部セル用の電源Ｔ１に代えてユーザ端子ＵＰを接続し
た。第２の発明の第１の実施例は、このように構成した
ので、テストモード設定に対し、例えばＩＣの設計上の
制約から電源Ｔ１を信号として利用できないがユーザ端
子を信号として利用できるという場合に適用できる。図
２（ｂ）のタイミングチャートにおいて、ＵＰを“Ｈ”
に固定して以降の動作は図１（ｂ）と同様であるから説
明を省略する。なお、ＵＰはＴＭの“Ｈ”設定後は、本
来のユーザ端子として自由に活用できる。
（ａ）は要部回路図、（ｂ）はそのタイミングチャート
である。図２においてＵＰはユーザ端子である。なお、
前掲図１と同一部材には同一符号を付し、説明を省略す
る。図２（ａ）に示されるように、第２の発明は、複数
の電源端子Ｔ１，Ｔ２とユーザ端子ＵＰとを有する半導
体集積回路１において、第１の発明と同様のテストモー
ド設定手段１Ａを備え、その第１の入力Ｄ１には前記ユ
ーザ端子ＵＰが、また第２の入力Ｄ２には反転回路２を
介して前記複数の電源端子の１つＴ２が、それぞれ接続
されてなることを特徴とする。すなわち、テストモード
設定手段１Ａの第１の入力Ｄ１に、第１の発明における
内部セル用の電源Ｔ１に代えてユーザ端子ＵＰを接続し
た。第２の発明の第１の実施例は、このように構成した
ので、テストモード設定に対し、例えばＩＣの設計上の
制約から電源Ｔ１を信号として利用できないがユーザ端
子を信号として利用できるという場合に適用できる。図
２（ｂ）のタイミングチャートにおいて、ＵＰを“Ｈ”
に固定して以降の動作は図１（ｂ）と同様であるから説
明を省略する。なお、ＵＰはＴＭの“Ｈ”設定後は、本
来のユーザ端子として自由に活用できる。
【００１２】組合せ回路５としては、ＡＮＤ回路のみな
らずＥＸＯＲ回路も利用できる。図３は、組合せ回路５
にＥＸＯＲ回路を用いた本発明の第２の実施例であり、
（ａ）は要部回路図、（ｂ）はそのタイミングチャート
である。なお、前掲図２と同一部材には同一符号を付
し、説明を省略する。この場合、図３（ａ）に示すよう
に、ＥＸＯＲ回路の第２のデータ入力Ｂには、第２の順
序回路のデータ出力Ｑに代えてその反転出力Ｑバーが接
続される。このように構成すると、図３（ｂ）に示すよ
うにＵＰの最初の固定論理を“Ｌ”にしてもＴＭを
“Ｈ”に設定できるから自由度が増す。
らずＥＸＯＲ回路も利用できる。図３は、組合せ回路５
にＥＸＯＲ回路を用いた本発明の第２の実施例であり、
（ａ）は要部回路図、（ｂ）はそのタイミングチャート
である。なお、前掲図２と同一部材には同一符号を付
し、説明を省略する。この場合、図３（ａ）に示すよう
に、ＥＸＯＲ回路の第２のデータ入力Ｂには、第２の順
序回路のデータ出力Ｑに代えてその反転出力Ｑバーが接
続される。このように構成すると、図３（ｂ）に示すよ
うにＵＰの最初の固定論理を“Ｌ”にしてもＴＭを
“Ｈ”に設定できるから自由度が増す。
【００１３】図４は、第２の発明の第３の実施例であ
り、（ａ）は要部回路図、（ｂ）はそのタイミングチャ
ートである。図４（ａ）において、１Ｂは合成回路、６
はＮＯＲ回路であり、そして、テストモード信号設定手
段１Ａにおける組合せ回路５にもＮＯＲ回路が充てられ
ている。なお、前掲図１〜図３と同一部材には同一符号
を付し、説明を省略する。
り、（ａ）は要部回路図、（ｂ）はそのタイミングチャ
ートである。図４（ａ）において、１Ｂは合成回路、６
はＮＯＲ回路であり、そして、テストモード信号設定手
段１Ａにおける組合せ回路５にもＮＯＲ回路が充てられ
ている。なお、前掲図１〜図３と同一部材には同一符号
を付し、説明を省略する。
【００１４】図４（ａ）に示すように、第２の発明の第
３の実施例は、複数の電源端子Ｔ１，Ｔ２とシステムク
ロック端子ＴＣＫとを有する半導体集積回路１におい
て、第１及び第２の発明と同様のテストモード設定手段
１Ａを備え、その第１の入力Ｄ１には前記複数の電源端
子の１つＴ２が、また第２の入力Ｄ２には、システムク
ロック端子からのシステムクロック信号ＴＣＫと前記電
源入力信号Ｔ２とを合成するためのＴＣＫを反転するイ
ンバータ２と、この反転出力とＴ２とを入力し両者のＮ
ＯＲ論理を出力するＮＯＲ回路６とからなる合成回路１
Ｂの出力が、それぞれ接続されてなることを特徴とす
る。
３の実施例は、複数の電源端子Ｔ１，Ｔ２とシステムク
ロック端子ＴＣＫとを有する半導体集積回路１におい
て、第１及び第２の発明と同様のテストモード設定手段
１Ａを備え、その第１の入力Ｄ１には前記複数の電源端
子の１つＴ２が、また第２の入力Ｄ２には、システムク
ロック端子からのシステムクロック信号ＴＣＫと前記電
源入力信号Ｔ２とを合成するためのＴＣＫを反転するイ
ンバータ２と、この反転出力とＴ２とを入力し両者のＮ
ＯＲ論理を出力するＮＯＲ回路６とからなる合成回路１
Ｂの出力が、それぞれ接続されてなることを特徴とす
る。
【００１５】テストモード設定の際には、図４（ｂ）に
示すように、最初Ｔ２を“Ｌ”にし、ＴＣＫの“Ｈ”→
“Ｌ”動作（クロック動作）の２周期後に“Ｈ”に固定
する。このとき、ＴＣＫの最初の立ち上がりで、組合せ
回路５（この場合ＮＯＲ回路）の第１のデータ入力Ａが
“Ｌ”に設定され、次の立ち上がりで第２のデータ入力
Ｂが“Ｌ”に設定されるので、ＮＯＲ論理によりＴＭが
“Ｈ”に固定される。この第２の発明の第３の実施例
は、ユーザ端子ＵＰが利用できない場合に特に好適であ
る。なお、Ｔ２を“Ｌ”から“Ｈ”に反転するタイミン
グが遅れてもＡ，Ｂが“Ｌ”のままであるからＴＭが反
転することはない。
示すように、最初Ｔ２を“Ｌ”にし、ＴＣＫの“Ｈ”→
“Ｌ”動作（クロック動作）の２周期後に“Ｈ”に固定
する。このとき、ＴＣＫの最初の立ち上がりで、組合せ
回路５（この場合ＮＯＲ回路）の第１のデータ入力Ａが
“Ｌ”に設定され、次の立ち上がりで第２のデータ入力
Ｂが“Ｌ”に設定されるので、ＮＯＲ論理によりＴＭが
“Ｈ”に固定される。この第２の発明の第３の実施例
は、ユーザ端子ＵＰが利用できない場合に特に好適であ
る。なお、Ｔ２を“Ｌ”から“Ｈ”に反転するタイミン
グが遅れてもＡ，Ｂが“Ｌ”のままであるからＴＭが反
転することはない。
【００１６】
【発明の効果】本発明によれば、ＩＣに備わった２系統
の電源端子の各々、又はその１つとユーザ端子若しくは
システムクロック端子に、所定のシーケンスで信号を送
り込むことによりテストモード設定信号を論理合成でき
るので、半導体集積回路に従来必要であった専用のテス
トモード設定端子を設ける必要がなくなる。しかも、一
旦テストモードが設定されると、それが解除されるまで
はユーザ端子やシステムクロック端子にどのような信号
が入力されたとしても、テストモードが保持されるの
で、ユーザ端子やシステムクロック端子はテストモード
中も本来のユーザ端子あるいはシステムクロック端子と
しての役割を果たすことができる。しかも作り込み精度
の厳しいコンパレータや基準電圧などを必要とせず、電
源投入のタイミングの違いを利用するよりも簡素な回路
構成で確実にテストモード設定ができるという優れた効
果を奏する。
の電源端子の各々、又はその１つとユーザ端子若しくは
システムクロック端子に、所定のシーケンスで信号を送
り込むことによりテストモード設定信号を論理合成でき
るので、半導体集積回路に従来必要であった専用のテス
トモード設定端子を設ける必要がなくなる。しかも、一
旦テストモードが設定されると、それが解除されるまで
はユーザ端子やシステムクロック端子にどのような信号
が入力されたとしても、テストモードが保持されるの
で、ユーザ端子やシステムクロック端子はテストモード
中も本来のユーザ端子あるいはシステムクロック端子と
しての役割を果たすことができる。しかも作り込み精度
の厳しいコンパレータや基準電圧などを必要とせず、電
源投入のタイミングの違いを利用するよりも簡素な回路
構成で確実にテストモード設定ができるという優れた効
果を奏する。
【図１】第１の発明の１実施例であり、（ａ）は要部回
路図、（ｂ）はそのタイミングチャートである。
路図、（ｂ）はそのタイミングチャートである。
【図２】第２の発明の第１の実施例であり、（ａ）は要
部回路図、（ｂ）はそのタイミングチャートである。
部回路図、（ｂ）はそのタイミングチャートである。
【図３】第２の発明の第２の実施例であり、（ａ）は要
部回路図、（ｂ）はそのタイミングチャートである。
部回路図、（ｂ）はそのタイミングチャートである。
【図４】第２の発明の第３の実施例であり、（ａ）は要
部回路図、（ｂ）はそのタイミングチャートである。
部回路図、（ｂ）はそのタイミングチャートである。
【図５】従来の半導体集積回路の回路図である。
【図６】２系統の電源電圧の立ち上がりを示す波形図で
ある。
ある。
【図７】従来の他の半導体集積回路の回路図である。
１ 半導体集積回路 １Ａ テストモード設定手段 １Ｂ 合成回路 ２ 反転回路 ３ 第１の順序回路 ４ 第２の順序回路 ５ 組合せ回路 ６ ＮＯＲ回路 50 テストモード信号発生回路 51 コンパレータ 52 遅延回路 53 ＯＲ回路 54 ＲＳフリップフロップ 55 判定回路 56 遅延判定回路 Ｉ１ 被試験回路 Ｔ１，Ｔ２，Ｔ10，Ｔ20 電源端子 Ｄ１ テストモード設定手段１Ａの第１の入力 Ｄ２ テストモード設定手段１Ａの第２の入力 Ｄ３ テストモード設定手段１Ａの出力 Ｄ Ｄフリップフロップのデータ入力 ＣＫ Ｄフリップフロップのクロック入力 Ｑ Ｄフリップフロップのデータ出力 Ａ ２入力１出力組合せ回路の第１の入力 Ｂ ２入力１出力組合せ回路の第２の入力 ＵＰ ユーザ端子 ＴＣＫ システムクロック端子 ＴＭ テストモード信号 ＴＴＭ テストモード信号入力端子 Ｖ10，Ｖ20 電源電圧 Ｎ テストモード節点
Claims (2)
- 【請求項１】 内部回路用及び入力バッファ用として用
いる第１の電源と、出力バッファ用として用いる第２の
電源との２系統の電源を持つ半導体集積回路において、
第１の電源を投入した後、第２の電源に所定のシーケン
スを与えることによりテストモードに入ることを特徴と
する半導体集積回路。 - 【請求項２】 内部回路用及び入力バッファ用として用
いる第１の電源と、出力バッファ用として用いる第２の
電源との２系統の電源を持つ半導体集積回路において、
第１の電源を投入した後、第２の電源とユーザ端子、あ
るいは第２の電源とシステムクロック端子に所定のシー
ケンスを与えることによりテストモードに入ることを特
徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7263203A JPH09105771A (ja) | 1995-10-11 | 1995-10-11 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7263203A JPH09105771A (ja) | 1995-10-11 | 1995-10-11 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09105771A true JPH09105771A (ja) | 1997-04-22 |
Family
ID=17386218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7263203A Pending JPH09105771A (ja) | 1995-10-11 | 1995-10-11 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09105771A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7372760B2 (en) | 2005-05-27 | 2008-05-13 | Fujitsu Limited | Semiconductor device and entry into test mode without use of unnecessary terminal |
| JP2015170146A (ja) * | 2014-03-07 | 2015-09-28 | アルプス電気株式会社 | 電子回路 |
-
1995
- 1995-10-11 JP JP7263203A patent/JPH09105771A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7372760B2 (en) | 2005-05-27 | 2008-05-13 | Fujitsu Limited | Semiconductor device and entry into test mode without use of unnecessary terminal |
| JP2015170146A (ja) * | 2014-03-07 | 2015-09-28 | アルプス電気株式会社 | 電子回路 |
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