KR20180006964A - 주파수 분할기, 위상-동기 루프, 트랜시버, 무선국 및 주파수 분할 방법 - Google Patents

주파수 분할기, 위상-동기 루프, 트랜시버, 무선국 및 주파수 분할 방법 Download PDF

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KR20180006964A
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스테판 에크
토니 팰슨
헨릭 횔란드
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텔레호낙티에볼라게트 엘엠 에릭슨(피유비엘)
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Abstract

발진 신호를 수신하고, 발진 신호와 분할비에 의해 정의되는 주파수 관계를 갖는 주파수에서 출력 신호를 출력하도록 배열된 전자 회로가 제공된다. 전자 회로는, 발진 신호를 수신하고, 상이한 위상들의 N개의 주파수 분할된 신호들을 출력하도록 배열된 제1 주파수 분할기; 제2 주파수 분할기 - 제2 주파수 분할기는 N개의 신호들 중 하나의 신호를 수신하고, 수신된 신호를 제2 주파수 분할기에 제공되는 제1 제어 신호에 의해 주어지는 값에 의해 주파수 분할하도록 배열됨 -; N개의 래치 회로들 - N개의 래치 회로들 각각은 각각의 래치 회로의 클로킹 입력에서 N개의 신호들의 각각의 신호를 수신하고, 각각의 래치 회로의 입력에서 제2 주파수 분할기의 출력을 수신하도록 배열됨 -; 멀티플렉서 회로 - 멀티플렉서 회로는 N개의 래치 회로들의 출력들을 수신하고, 멀티플렉서 회로에 제공되는 제2 제어 신호에 기초하여, 수신된 신호들로부터 선택되고 출력 신호가 기초하는 신호를 출력하도록 배열됨 -; 및 분할비에 기초하여 제1 제어 신호 및 제2 제어 신호를 제공하도록 배열된 제어 회로를 포함한다. 위상-동기 루프 회로, 트랜시버 회로, 무선국 및 발진 신호를 주파수 분할하는 방법 또한 제공된다.

Description

주파수 분할기, 위상-동기 루프, 트랜시버, 무선국 및 주파수 분할 방법
본 발명은 일반적으로, 발진 신호를 수신하고, 발진 신호와 분할비(divide ratio)에 의해 정의되는 주파수 관계를 갖는 주파수에서 출력 신호를 출력하도록 배열된 전자 회로, 및 이러한 전자 회로를 포함하는 위상-동기 루프 회로, 트랜시버 회로 및 무선국(radio station), 및 주파수 분할 방법에 관한 것이다.
무선 회로들이 더욱 복잡해지고 또한 더 높은 주파수들에서 동작하도록 설계됨에 따라, 엘리먼트들이 더 많은 전력을 소비하는 경향이 있다. 주파수 분할기들은 무선 회로들의 중요한 엘리먼트들이며, 예를 들어, 원하는 주파수 및 위상의 신호들을 합성하는 데 사용된다. 예를 들어, 다중-대역 무선 회로들은 상이한 제어 가능한 주파수들에서 신호들을 생성하는 능력에 의존한다. 다른 예는, 복수의 안테나들의 배열이 원하는 지향성 특성을 제공하도록 복수의 안테나들에 제어된 위상을 갖는 신호들이 공급되는 빔포밍 애플리케이션이다.
셀룰러 시스템들은 밀리미터 파들을 사용할 수 있는 것으로 예견된다. 이 경우들에서, 주파수들은 약 15 내지 60GHz 범위일 수 있다. 실외에서 시스템을 사용하려면, 60GHz의 실내 시스템들에 비해 더 긴 사이클릭 프리픽스가 사용될 수 있다. 이를 위해서는, OFDM 변조에서 더 가까운 부반송파 간격이 유리할 수 있지만, 엄격한 위상 잡음 요건들이 제기될 수 있다. 동시에, 시스템의 범위 및 용량을 증가시키기 위해 유리하게는 빔포밍이 지원된다. 이 때, 많은 수의 안테나 엘리먼트들이 사용된다. 각각의 엘리먼트에서의 신호는 빔 방향을 제어하는 개별적인 위상 시프트를 가질 것이다. 하나의 주요 구현의 대안은 국부 발진기 신호에 위상 시프트들을 부과하는 것이다. 이러한 경우들에서는, 국부 발진기 주파수가 상이한 채널들 및 상이한 대역들에서 동작할 수 있도록 프로그램가능하게 되는 것이 바람직하다.
국부 발진기 생성 회로의 구현은, 모두 과도한 전력을 소비하지 않고, 낮은 위상 잡음, 개별적으로 프로그래밍 가능한 위상, 프로그래밍 가능한 주파수를 달성하고, 및/또는 빔포밍 시스템의 모든 트랜시버들에 신호들을 분배하려고 하는 것이 유리하다.
그러므로, 적절한 전력 소비를 하면서 위에서 언급된 원하는 특징들 중 하나 이상의 특징들을 제공하는 전자 회로에 대한 접근법을 제공하고자 한다.
제1 양태에 따르면, 발진 신호를 수신하고, 발진 신호와 분할비에 의해 정의되는 주파수 관계를 갖는 주파수에서 출력 신호를 출력하도록 배열된 전자 회로가 제공된다. 전자 회로는, 발진 신호를 수신하고, 상이한 위상들의 N개의 주파수 분할된 신호들을 출력하도록 배열된 제1 주파수 분할기(frequency divider); 제2 주파수 분할기 - 제2 주파수 분할기는 N개의 신호들 중 하나의 신호를 수신하고, 수신된 신호를 제2 주파수 분할기에 제공되는 제1 제어 신호에 의해 주어지는 값에 의해 주파수 분할하도록 배열됨 -; N개의 래치 회로들 - N개의 래치 회로들 각각은 각각의 래치 회로의 클로킹 입력에서 N개의 신호들의 각각의 신호를 수신하고, 각각의 래치 회로의 입력에서 제2 주파수 분할기의 출력을 수신하도록 배열됨 -; 멀티플렉서 회로 - 멀티플렉서 회로는 N개의 래치 회로들의 출력들을 수신하고, 멀티플렉서 회로에 제공되는 제2 제어 신호에 기초하여, 수신된 신호들로부터 선택되고 출력 신호가 기초하는 신호를 출력하도록 배열됨 -; 및 분할비에 기초하여, 제1 제어 신호 및 제2 제어 신호를 제공하도록 배열된 제어 회로를 포함한다.
멀티플렉서 회로로부터 출력된 신호는 전자 회로의 출력 신호일 수 있다.
전자 회로는 출력 래치 회로를 포함할 수 있고, 출력 래치 회로는 출력 래치 회로의 클로킹 입력에서 발진 신호를 수신하고, 출력 래치 회로의 입력에서 멀티플렉서 회로로부터 출력된 신호를 수신하고, 전자 회로의 출력 신호를 출력하도록 구성된다.
제어 회로는, 분할비 및 출력 신호의 이전 사이클에 대해 멀티플렉서 회로에 의해 선택된 위상에 기초하여, 전자 회로의 출력 신호의 각각의 사이클에 대해 제1 제어 신호 및 제2 제어 신호를 제공하도록 배열된 상태 머신일 수 있다. 제어 회로는, 분할비를 M으로 나누어, 정수 몫 값 및 정수 나머지 값을 제공하도록 배열된 정수 제산기 회로(integer divider circuit); 나머지 값을 입력으로서, 출력 신호를 클로킹 입력으로서 수신하고, 카운트 값(count value) 및 캐리 값(carry value)을 출력하도록 배열된 모듈로-M-카운터(modulo-M-counter); 및 몫 값 및 캐리 값을 가산하여, 제1 제어 신호를 형성하도록 배열된 가산기 회로를 포함할 수 있고, 제2 제어 신호는 카운트 값에 기초한다. 제어 회로는 카운트 값을 입력으로서, N개의 래치 회로들의 출력들 중 하나의 출력을 클로킹 신호로서 수신하도록 배열된 래치 회로를 포함할 수 있고, 래치 회로로부터의 출력은 제2 제어 신호이다.
제2 양태에 따르면, 제1 양태의 전자 회로를 포함하는 주파수 분할기를 포함하는 위상-동기 루프 회로(phase-locked loop circuit)가 제공된다.
제3 양태에 따르면, 제2 양태의 위상-동기 루프 회로를 포함하는 트랜시버 회로가 제공된다.
제4 양태에 따르면, 제3 양태의 트랜시버 회로; 및 트랜시버 회로에 접속된 안테나 배열을 포함하는 무선국이 제공된다.
제5 양태에 따르면, 발진 신호를 주파수 분할하는 방법이 제공된다. 방법은, 발진 신호로부터 제1 주파수 분할기에 의해 상이한 위상들의 M개의 신호들을 형성하는 단계 - M개의 신호들 각각은 발진 신호의 1/M의 주파수를 가짐 -; 제2 주파수 분할기에 제공되는 제1 제어 신호에 의해 주어지는 값으로 제2 주파수 분할기에 의해 M개의 신호들 중 하나의 신호를 주파수 분할하는 단계; M개의 신호들의 각각의 신호에 의해 M개의 래치 회로들을 클로킹하여, 제2 주파수 분할기의 출력의 각각의 래칭된 출력 신호를 제공하는 단계; 제2 제어 신호에 기초하여, 래칭된 출력 신호들로부터 주파수 분할하는 단계의 출력 신호가 기초하는 신호를 선택하는 단계; 분할비에 기초하여, 제1 제어 신호 및 제2 제어 신호를 제공하는 단계; 및 발진 신호와 분할비에 의해 정의되는 주파수 관계를 갖는 주파수에서 출력 신호를 출력하는 단계를 포함한다.
선택된 래칭된 출력 신호는 출력 신호일 수 있다.
방법은, 발진 신호에 의해 출력 래치 회로를 클로킹하여, 선택된 래칭된 출력 신호로부터 출력 신호를 제공하는 단계를 포함할 수 있다.
제1 제어 신호 및 제2 제어 신호를 제공하는 단계는, 분할비 및 출력 신호의 이전 사이클에 대한 신호의 선택에 기초하여, 상태 머신에 의해 출력 신호의 각각의 사이클에 대해 수행될 수 있다. 제1 제어 신호 및 제2 제어 신호를 제공하는 단계는, 분할비를 정수 제산기에 의해 M으로 나누어, 정수 몫 값 및 정수 나머지 값을 제공하는 단계; 출력 신호를 클로킹으로서 사용하여 나머지 값을 모듈로-M-카운팅하여, 카운트 값 및 캐리 값을 제공하는 단계; 및 몫 값 및 캐리 값을 가산하여, 제1 제어 신호를 형성하는 단계를 포함하고, 제2 제어 신호는 카운트 값에 기초한다. 제2 제어 신호는 출력 신호에 의해 클로킹되는 카운트 값의 래칭된 값으로서 형성될 수 있다.
본 발명의 다른 목적들, 특징들 및 이점들이 이하의 상세한 개시내용, 첨부된 종속 청구항들뿐만 아니라 도면들로부터 나타날 것이다. 일반적으로, 청구범위에 사용된 모든 용어들은, 본 명세서에서 명시적으로 달리 정의되지 않는 한, 기술 분야에서의 그들의 통상적인 의미에 따라 해석되어야 한다. "하나의(a/an/the) [엘리먼트, 디바이스, 컴포넌트, 수단, 단계 등]"에 대한 모든 참조들은, 달리 명시적으로 기술되지 않는 한, 상기 엘리먼트, 디바이스, 컴포넌트, 수단, 단계 등의 적어도 하나의 인스턴스를 참조하는 것으로 개방형으로 해석되어야 한다. 명시적으로 기술되지 않는 한, 본 명세서에 개시된 임의의 방법의 단계들은 개시된 정확한 순서대로 수행될 필요가 없다.
본 발명의 상기뿐만 아니라 추가적인 목적들, 특징들 및 이점들이 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 대한 이하의 예시적이고 비제한적인 상세한 설명을 통해 더 잘 이해될 것이다.
도 1은 안테나에 의해 원하는 주파수에서 신호들을 송신/수신할 수 있도록 기준 발진기로부터 정확하게 정의된 주파수에서 기준 신호가 제공되는 수신기, 송신기 또는 트랜시버를 예시한다.
도 2는 위상-동기 루프를 개략적으로 예시한다.
도 3은 실시예에 따른 주파수 분할기 회로를 개략적으로 예시한다.
도 4는 실시예에 따른 주파수 분할기 회로를 개략적으로 예시한다.
도 5는 실시예에 따른 그러한 네트워크 노드를 개략적으로 예시한다.
도 6은 실시예에 따른 무선 통신 네트워크의 그러한 단말 디바이스를 개략적으로 예시한다.
도 7은 실시예에 따른 주파수 분할 방법을 예시하는 흐름도이다.
도 8은 신호도이다.
도 9는 신호도이다.
도 10은 컴퓨터 판독가능 매체 및 컴퓨터 판독가능 매체 상에 저장된 프로그램 코드를 실행하도록 배열된 프로세서를 개략적으로 예시한다.
도 1은 안테나(104)에 의해 원하는 주파수에서 신호들을 송신/수신할 수 있도록 기준 발진기(102)로부터 정확히 정의된 주파수에서 기준 신호가 제공되는 수신기, 송신기 또는 트랜시버(100)를 매우 개략적으로 예시한다. 기준 발진기(102)는 일반적으로 고정 주파수를 제공한다. 원하는 주파수에서 전송/송신을 가능하게 하기 위해, 기준 신호에 기초하여 주파수가 합성된다. 이를 위해, 위상-동기 루프(phase-locked loop)(PLL)가 사용될 수 있다. 수신기/송신기/트랜시버의 보다 복잡한 태스크들, 예를 들어, 배경기술 섹션에서 논의된 빔포밍에 있어서, 이것은 원하는 신호의 주파수일뿐만 아니라, 그것의 정확한 위상이기도 하다.
도 2는 PLL(200)을 개략적으로 예시한다. PLL은 기준 발진기(202)로부터 기준 신호를 수신한다. PLL(200)은 위상 검출기(204), 필터(206), 제어형 발진기(208) 및 주파수 분할기를 포함한다. 위상 검출기(204)는 기준 신호와 제어형 발진기(208)의 출력의 주파수 분할된 복제본의 위상들을 비교한다. 따라서, 위상 검출기(204)는 그들 사이의 위상차를 나타내는 신호를 출력한다. 위상 검출기(204)의 출력 신호는 필터(206)에 의해 필터링되어, 제어형 발진기(206)에 적절한 제어 신호를 제공하고, 결국 제어형 발진기(206)는 그 제어 신호에 기초하여 발진 신호를 출력한다. 제어형 발진기(208)는 전압 제어형 발진기일 수 있으며, 여기서 제어 신호는 전압에 의해 정의된다. 다른 타입들의 제어형 발진기들, 예를 들어, 디지털 제어형 발진기들도 사용될 수 있으며, 여기서 제어 신호는 디지털 값이다. 제어형 발진기(208)에 의해 출력되는 발진 신호는 PLL(200)의 출력이며, 주파수 분할기(210)를 통해 출력 신호를 피드백함으로써, PLL은 피드백되고 주파수 분할된 신호가 기준 신호와 동일해지는 동기 상태(locked state)를 향해 노력할 것이고, 이는 PLL(200)의 출력 신호와 기준 신호 사이의 관계가 주파수 분할기(210)에 의해 정의될 것임을 의미한다. 즉, 피드백된 주파수 분할된 신호와 기준 신호는 위상차를 나타내는 신호(이 신호는 그 후 위에서 설명된 구조체를 통해 제어형 발진기(208)에 영향을 미침)를 제공하는 위상 검출기(204)에 의해 위상 및 주파수가 평균적으로 동일해진다. 따라서, 여기서 "동일"이라는 표현은 위에서 언급된 신호들이 항상 정확하게 동일한 것으로 해석된다는 것이 아니라, 피드백된 주파수 분할된 신호가 실제 구현의 제약조건들에 의해 가능한 한 기준 신호에 가깝게 위상 및 주파수가 조정된다는 것으로 해석되어야 한다. 분할비(divide ratio)에 의해 주파수 분할기(210)를 제어함으로써, PLL(200)의 출력의 원하는 특성들이 달성될 수 있다. 개략적으로 설명한 바와 같이, 임의의 값의 분할비를 가능하게 함으로써, PLL(200)의 출력 신호의 임의의 속성들이 달성될 수 있다. 통상적으로 달성하기 어려웠던 다양한 분할비들을 가능하게 하기 위해, 도 3 및 도 4를 참조하여 이하에 설명되는 주파수 분할기들의 실시예들이 제공된다.
위에서 나타낸 타입의 무선 회로를 동작시키기 위해, 위상 제어된 국부 발진기 신호들을 발생시키는 것이 바람직하다. 이 주제는 예를 들어, Analog Integrated Circuits and Signal Processing(Vol. 67, No. 3, pp. 309-318, 2011)에 발표된 A. Axholt 및
Figure pct00001
에 의한 "A PLL based 12 GHz LO generator with digital phase control in 90 nm CMOS", 및 Analog Integrated Circuits and Signal Processing(Vol. 80, No. 1, pp. 23-32, 2014)에 발표된 A. Axholt 및
Figure pct00002
에 의한 "A 60 GHz receiver front-end with PLL based phase controlled LO generation for phased-arrays"에서 논의되었다. 빔포밍을 위해, 각각의 안테나 엘리먼트가 트랜시버에 접속되고, 각각의 트랜시버는 위상-제어형 위상-동기 루프(PLL)로부터 국부 발진기(local oscillator)(LO) 신호들을 수신한다. 모든 PLL들은 공통 하위 주파수 기준 신호를 예를 들어, 낮은 기가헤르츠 범위에서 수신한다. 이 방식으로, 무선 칩을 통해 기준 신호를 충분히 분배할 수 있으며, 이는 LO 신호를 직접 분배하는 것보다 훨씬 낮은 전력으로 수행될 수 있다. 그러면, PLL들은 기준 신호를 더 높은 주파수로 국부적으로 곱하고, 직교(quadrature) LO 신호들을 발생시킬 것이다. 공통 기준 신호를 사용함으로써, PLL들의 출력 신호들은 주파수 및 위상이 고정될 것이다. 디지털 제어형 전류원들은 PLL의 루프 필터에 전류를 주입하는 데 사용될 수 있고, 이는 출력 신호의 매우 정확하게 제어되는 선형 위상 시프트를 생성할 것이다.
주파수를 고분해능으로 프로그래밍 가능하게 하고, 저잡음을 위해 요구되는 높은 크리스탈 기준 주파수를 여전히 사용할 수 있게 하기 위해, 소위 프랙셔널-N형 주파수 합성(fractional-N frequency synthesis)이 적용된다. 프랙셔널-N형 주파수 합성기에서, 피드백 경로의 유효 주파수 분할은 비-정수 수이다. 이것은 분할기의 변화하는 모듈러스(modulus)를 가짐으로써 달성되며, 즉, 이것은 상이한 수들로 나누는 것을 교대로 한다. 이것은 평균 분할 수(division number)가 타겟 값과 동일하게 되도록 하는 방식으로 수행된다. 일련의 분할 수들의 주파수 내용들을 분석하면, 평균은 양자화 잡음에 의해 수반되는 정확한 직류(DC) 값을 생성할 것이다. 변형이 어떻게 이루어지는지에 따라, 양자화 잡음은 상이한 스펙트럼 형상들을 취할 것이다. 기존의 회로에서는, 분할기가 주기적으로 변조되어, 프랙셔널 스퍼(fractional spur)들이라고 하는 강한 톤들을 생성한다. 현재의 회로들에서는, 대신에 델타-시그마 변조기들을 사용하는 것이 일반적이며, 이는 스퍼들 대신에 고역 형상의 잡음을 생성한다. 고역 형상의 잡음을 갖는 것은 유익한데, 왜냐하면 PLL은 이것을 억제하는 저역 특성을 갖기 때문이다. 그러나, 양자화 잡음이 다른 잡음 소스들보다 낮은 레벨로 억제되려면 루프 대역폭 및 필터 특성에 대한 일부 설계 제약조건들이 충족되어야 한다. 그러면, 각각의 안테나 엘리먼트 트랜시버에 대해, 프로그래밍 가능한 모듈러스를 갖는 매우 빠른 주파수 분할기가 필요하다.
고정된 분할 수를 사용함으로써, 예를 들어, 프리스케일러에 의해 2개 또는 4개로 분할할 수 있는 최고 주파수들용 분할기는 덜 복잡한 회로를 의미한다. 2개 또는 4개로 분할하는 것도 트랜시버에 의해 필요한 직교 신호를 생성할 수 있기 때문에 유용하다. 고정된 분할 수를 사용함으로써, 이 제1 주파수 분할 회로를 가능한 한 간단하게 유지하는 것이 유용하다. 그러나, 이것에 의해 수반되는 문제점은 주파수 분해능이다. 후속 분할기들이 정수들로만 분할할 수 있는 경우, 분해능은 M개의 입력 클록 사이클들이 되며, 여기서 M은 프리스케일러의 분할 수로서, 상기 예에서는 2 또는 4와 동일하다. 직교 분할기(quadrature divider)들의 사용 및 출력위상들 사이의 스위칭(여기서, 후속 위상들 사이의 위상차는 전압 제어형 발진기(voltage controlled oscillator)(VCO) 사이클과 동일함)을 통해, 예를 들어, IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS I: REGULAR PAPERS(VOL. 55, NO. 7, AUGUST 2008)에 개시된 Brian A. Floyd에 의한 "Sub-Integer Frequency Synthesis Using Phase-Rotating Frequency Dividers"에서 논의된 바와 같이, 전체 분해능이 복원될 수 있다.
다중-모듈러스 분할기들을 위상 회전시키는 한 가지 방법은 다중-위상 분할기 출력에서 직접 위상들 사이를 시프트하는 것이다. 4개의 위상들만을 사용하면, 상대적인 위상 시프트가 90도만큼 커지고, 이는 상이한 위상들로부터의 펄스들 사이에 거의 중첩이 생기지 않음을 의미한다. 이것은 다중-GHz에서의 스위칭을 번거롭게 한다. 스위칭이 정확한 순간에 이루어지지 않으면, 즉 연속적인 위상들로부터의 펄스들이 서로 중첩되면, 출력은 글리치(glitch)들을 포함하기 쉽고, 결과적으로 이후의 분할기 스테이지들에서 잘못 카운트될 수 있다. 위상 회전 동작을 완화시켜주는 한 가지 방법은, 예를 들어, IEEE JOURNAL OF SOLID-STATE CIRCUITS(VOL. 38, NO. 6, JUNE 2003)에 개시된 Keliu Shu 등에 의한 "A 2.4-GHz Monolithic Fractional-N Frequency Synthesizer With Robust Phase-Switching Prescaler and Loop Capacitance Multiplier"에서 논의된 바와 같이 같이, 위상들을 추가적으로 분할하여 훨씬 더 많은 위상들을 생성하는 것이다. 위상차는 더 작아지는데, 예를 들어, Keliu 등에 의한 문헌에서는 45도로 되며, 연속적인 위상들 사이의 위상 시프트는 시간 정확도에 덜 민감하다. 이 솔루션의 단점들은, 분할기 트리가 성장되어 과도한 전력 소비를 야기하게 되고, 병렬 분할기들이 상이한 위상 순서로 2개의 상이한 상태들에서 시동될 수 있다는 것이다. 따라서, 실제 상태가 감지되고 보정될 필요가 있다.
위상차가 더 작아지더라도, 근처의 위상들 이외의 다른 위상들 사이에서 스위칭하는 것은 가능하지 않을 수 있다. 자연적인 이유들 때문에, 전체 기간을 커버하는 8개의 등 간격 위상들을 갖는 위상 회전기에서 위상 0과 위상 4 사이를 스위칭하는 것은 어려운 일일 것이다. (N+1)/N의 프리스케일러들을 사용하여 연속적인 분할비들을 달성하는 통상적인 방식은 소위 스왈로 카운터(swallow counter)를 적용하는 것이다. 위상 회전기 분할기 다음에는 2개의 카운터들이 이어지며, 여기서 S 카운터, 즉 스왈로 카운터는 회전 수를 카운트하고, P 카운터는 회전의 유무를 포함한 전체 사이클들의 수를 카운트한다. 8개의 위상들을 갖는 위상 회전기를 사용하면, 출력은 8로 나뉘거나 또는 9로 나뉜다. 이 접근법의 문제점은 전체 분할비 커버리지에 대해 달성될 수 있는 최소 총 분할비가 있다는 것이다. 이것은 이상하게 들릴 수 있을지 모르지만, 다음의 예에 의해 명확해질 수 있다. 첫째, 회전이 있는 3개의 출력 펄스들 및 그 후의 회전이 없는 2개의 출력 펄스들을 카운트하면, 총 출력은 8·3+9·2=42이다. 8·2+9·3=43으로 변경하면 연속적인 분할비를 산출하고, 이는 최대 8·0+9·5=45를 산출한다. P=6이면, 최소 분할비는 8·6+9·0=48이다. 즉, 8/9 분할기의 경우, 46-47은 유효한 분할비들이 아니다. 이것은 가능한 최고 기준 주파수에 대한 요구사항을 부과한다. 예를 들어, ~500MHz의 기준 주파수를 고려해 볼 때, 델타 시그마 프랙셔널-N형 PLL에서 사용하기에는 7 이상의 연속적인 분할비들이 일반적이므로, 이것은 20GHz의 VCO 주파수에서 문제가 될 수 있다.
도 3은 신호들을 멀티플렉싱하는 다른 방식을 사용하는 위상 회전기로서 동작하는 주파수 분할기 회로(300)를 개략적으로 예시한다. 입력 주파수의 1/M, 예를 들어, 1/4에서 동작하는 제1 구성가능한 주파수 분할기(302)는 저밀도 분할(coarse division)을 관리하고, N개의 위상들(φ1, φ2, ..., φN)에 의해 수행되는 재클로킹은 정밀한 분해능을 제공한다. 예를 들어, N은 아래에 설명된 예에서 사용된 바와 같이 4일 수 있고, 예를 들어 2P(여기서 P는 정수임)일 수도 있으며, 또는 N은 구현에 적합한 임의의 다른 정수일 수 있다.
다음 예에서, M은 4로 선택되고 N은 4로 선택된다. 이 접근법의 이점은 초기 4-분할(divide-by-4)(0°, 90°, 180°, 270°) 이후의 출력 펄스들 사이의 위상차들이 제2 주파수 분할기(304)에서 분할-값 Q로 나누어진다. 즉, 멀티플렉서에 들어가는 위상들 사이의 상대적 위상차가 0°, (90/Q)°, (180/Q)°, (270/Q)°로 감소한다. 따라서, 예를 들어, Q>4인 경우, 비-연속 위상들 사이에서 위상 시프트들을 수행하는 것이 가능하다. 이것은 단지 하나의 구성가능한 분할기 및 멀티플렉서(308)의 사용을 가능하게 한다.
위상들이 상이한 주파수 분할된 신호의 N개의 형성된 버전들이 각각 래치 회로들(306)을 클로킹하는 데 사용된다. 이것은 대응하는 위상 시프트로 래치 회로들(306)에 입력 신호를 제공하는 것을 가능하게 한다. 래치 회로들(306)에 대한 입력으로서, 제2 주파수 분할기(304)로부터의 출력이 사용된다. 제2 주파수 분할기(304)는 구성 가능하고, Q에 의한 주파수 분할을 제공하며, 여기서 Q는 제1 제어 신호에 의해 결정된다. 래치 회로들(306)의 출력들은 멀티플렉서에 제공되고, 여기서 주파수 분할기 회로(300)의 출력은 제2 제어 신호에 기초하여 선택된다.
그 후, 멀티플렉서(308)로부터 제공되는 신호는 예를 들어, 래치 회로(309)에 의한 입력 신호와 함께 다시 재클로킹될 수 있으며, 이 클로킹은 주파수 분할기 회로 출력의 지터 성능을 향상시킬 것이다.
분할 수의 디지털 제어가 제2 분할기(304)의 입력 및 멀티플렉서(308)의 제어 입력에 적용된다. 제어는 제어 회로(320)에 의해 제공될 수 있다. 제어는 현재 선택된 위상 및 이에 따른 후속 분할비를 계속 추적하는 상태 머신을 사용하여, 다음 Q-값, 출력 위상 및 스위칭 순간을 선택하는 것을 수반할 수 있다. 주파수가 상대적으로 낮고 위상들이 중첩되지만, 글리치가 없는 위상 스위칭이 보장될 수 있다. 고정된 분할비 41을 갖는 시나리오의 예는 (Q, MUX): (10,1), (10,2), (10,3), (11,0), (10,1), (10,2), (10,3), (11,0), ...에 대한 패턴을 요구할 것이다.
도 4는 위상 회전기로서 동작하는 주파수 분할기 회로(400)를 개략적으로 예시하며, 이는 도 3을 참조하여 설명된 것과 유사하게, 제1 주파수 분할기(402), 제2 주파수 분할기(404), N개의 래치 회로들(406) 및 멀티플렉서(408) 및 임의적으로 또한 출력 신호 래치 회로(409)를 포함한다. 제1 주파수 분할기(402) 및 멀티플렉서(408)에 대한 제어를 생성하는 제어 로직은 도 4에 개략적으로 예시된 바와 같이 구현될 수 있다. 제2 주파수 분할기 구현에 따라, 2개의 제어 신호들에 대한 스위칭 순간을 제어하는 추가적인 회로가 필요할 수 있다. 위의 예에 따라, 위의 분할비를 사용하면, 제어 로직이 시퀀스를 생성할 수 있음이 명백하다. 제2 주파수 분할기(404)는 통상적으로 새로운 출력 사이클의 시작 이전에 그 분할비를 필요로 하기 때문에, 멀티플렉서 제어 신호를 위한 지연 엘리먼트(428)가 제공될 수 있다. 지연 엘리먼트(428)는 멀티플렉서(408)에 제공되는 위상 시프트된 신호들 중 하나의 신호에 의해 클로킹되는 래치일 수 있다. 바람직하게는, 위상 시프트된 신호들 중 가장 큰 위상 시프트를 갖는 하나의 신호가 글리치가 없는 동작을 제공하기 위해 클로킹에 선택된다.
위에서 언급된 예의 현재 적용되는 분할비, 예를 들어, 41이 정수 제산기(422)에 제공되고, 정수 제산기(422)는 주파수 분할기(402)에 의해 적용된 분할 팩터 M에 기초하여 몫 값 및 나머지 값을 제공한다. 나머지 값은 주파수 분할기 회로(400)의 출력 신호에 의해 클로킹되는 모듈로-M-카운터(modulo-M-counter)(424)에 제공된다. 모듈로-M-카운터는 카운트 값(count value) 및 캐리 값(carry value)을 제공한다. 캐리 값은 몫 값에 캐리 값을 가산하여 제2 주파수 분할기에 대한 제어 신호를 제공하는 가산기(426)에 제공되며, 따라서 제2 주파수 분할기는 제어 신호에 기초하여 주파수 분할을 수행하도록, 즉, 가산된 값에 의해 주파수를 분할하도록 제어된다. 모듈로-M-카운터는 지연 엘리먼트(428)에 카운트 값을 제공하며, 이는 멀티플렉서(408)에 대한 모든 입력들이 안정화되는 타이밍에 기초하여 카운트 값들을, 이에 따라 출력되는 위상-시프트된 신호들 중 하나의 신호를 선택하는 멀티플렉서(408)에 대한 제어 신호로서 출력한다. 따라서, 정수 제산기(422), 모듈로-M-카운터, 가산기(426) 및 지연 엘리먼트(428)를 포함하는 이 상태 머신 메커니즘은 주파수 분할기 회로(400)로 하여금 위에서 논의된 바와 같이 원하는 분할비에 따라 주파수 분할을 제공하게 한다. 도 8 및 도 9는 각각 메커니즘이 사용될 수 있는 분할비들 39 및 41에 대한 예들을 예시하는 도면들이다. 이러한 분할비들은 일반적으로 달성하기 어려운 분할비들에 대한 예들이기 때문에 예시되는 예들로 선택되었다.
도 4를 참조하여 설명된 실시예는 제어 회로를 구현하기 위해 노련한 방식으로 상호작용하는 몇 개의 표준 동작 엘리먼트들에 기초하는 상태 머신 메커니즘을 예시한다. 이것은 매우 높은 주파수들에서도 신뢰할 수 있고 저전력의 동작을 제공한다. 제어 회로는 다른 방식들, 예를 들어, 제2 주파수 분할기 및 멀티플렉서에 제어들의 시퀀스를 제공하는 혼합형 하드웨어-소프트웨어 솔루션으로 구현될 수도 있다. 이러한 솔루션은 예를 들어, 상이한 분할비들에 대한 시퀀스를 제공하기 위해 룩업 테이블들을 사용할 수 있다.
도 1로 되돌아가면, 수신기/송신기/트랜시버는 위에서 설명된 주파수 분할기를 포함하는 하나 이상의 PLL들을 사용할 수 있고, 무선 통신 네트워크의 네트워크 노드, 예를 들어, 셀룰러 네트워크의 기지국 또는 단거리 통신 네트워크의 액세스 포인트와 같은 네트워크 노드 등에서 사용될 수 있다. 도 5는 실시예에 따른 이러한 네트워크 노드(500)를 개략적으로 예시한다. 자신이 동작하는 시스템의 액세스 네트워크의 일부가 되는 네트워크 노드(500)는 하나 이상의 안테나들을 포함하는 안테나 배치(antenna arrangement)(502), 하나 이상의 수신기들(504) 및 하나 이상의 송신기들(506)을 포함한다. 네트워크 노드(500)는 또한 수신기(504) 및/또는 송신기(506)를 제어하도록 배열된 프로세서(508)를 포함할 수 있다. 네트워크 노드(500)는 또한 하나 이상의 입력 인터페이스들(510) 및/또는 출력 인터페이스들(512)을 포함할 수 있다. 여기서, 인터페이스들(510, 512)은 시그널링 인터페이스들, 오퍼레이터 인터페이스들 등을 포함할 수 있다.
다시 도 1로 돌아가면, 수신기/송신/트랜시버는 위에서 설명된 주파수 분할기를 포함하는 하나 이상의 PLL들을 사용할 수 있고, 무선 통신 네트워크의 단말 디바이스, 예를 들어, 셀룰러 네트워크 및/또는 단거리 통신 네트워크 등에서 동작하도록 배열될 수 있는 전화, 모뎀, 통신 카드 등에서 사용될 수 있다. 도 6은 실시예에 따른 이러한 단말기(600)를 개략적으로 예시한다. 단말기(600)는 하나 이상의 안테나들을 포함하는 안테나 배열(602), 하나 이상의 수신기들(604) 및 하나 이상의 송신기들(606)을 포함한다. 단말기(600)는 또한 수신기(604) 및/또는 송신기(606)를 제어하도록 배열된 프로세서(608)를 포함할 수 있다. 단말기(600)는 또한 하나 이상의 입력 인터페이스들(610) 및/또는 출력 인터페이스들(612)을 포함할 수 있다. 여기서, 인터페이스들(510, 512)은 시그널링 인터페이스들, 사용자 인터페이스들 등을 포함할 수 있다.
도 7은 실시예에 따른 주파수 분할 방법을 예시하는 흐름도이다. 입력 신호가 팩터 M으로 주파수 분할되어, 상이한 위상들의 N개의 신호들이 형성된다(단계(700)). 원하는 분할비에 기초하여, 제1 제어 신호 및 제2 제어 신호가 형성된다(단계(702)). 예를 들어, 제어 신호들은 위에서 설명된 바와 같이 상태 머신 메커니즘에 의해 형성될 수 있다. N개의 신호들 중 하나의 신호가 제1 제어 신호에 기초하여 주파수 분할 팩터 Q로 주파수 분할되는 데 사용된다. N개의 신호들에 의해 래치들을 클로킹함으로써 래칭된 신호들이 각각 형성되고(단계(706)), 여기서 래칭된 신호들은 팩터 Q에 의해 분할된 신호 주파수에 기초한다. 이들 래칭된 신호들 중에서, 하나의 래칭된 신호가 주파수 분할의 출력 신호를 형성하기 위해 제2 제어 신호에 기초하여 선택된다(단계(708)). 임의적으로, 출력 신호는 래칭될 수 있으며(단계(709)), 여기서 클로킹은 주파수 분할기의 입력 신호에 의해 수행될 수 있다.
여기서, 제어 신호들은 주파수 분할에 대한 분할비에 기초한 제어 시퀀스들로서 제공된다. 제어 시퀀스들은 미리 계산되고, 메모리, 예를 들어, 시프트 레지스터로부터 액세스될 수 있다. 대안적으로, 제어 시퀀스들은 상태 머신에 의해 제공된다. 상태 머신은 분할비를 M으로 나눈 정수 나누기(integer division)에 의해 구현될 수 있고, 정수 나누기는 모듈로-M-카운트되는 나머지 값을 제공하며, 여기서 제2 제어 신호는 카운트 값에 기초하고, 즉, 제2 제어 신호의 값은 카운트 값이고, 모든 래칭된 신호들이 형성되었을 때(단계(706)) 제공된다. 모듈로-M-카운트의 캐리 값이 정수 나누기의 몫 값에 가산되어, 제1 제어 신호의 값 Q를 형성한다.
도 8은 위에서 논의된 신호들의 일부를 예시하는 신호도이다. 신호들(800-803)은 제1 주파수 분할기(302, 402)에 의해 제공되는 상이한 위상들을 갖는 N개의 형성된 신호들, 여기서는 4개의 형성된 신호들을 예시한다. 신호(804)는 제2 주파수 분할기(304, 404)로부터의 출력을 예시한다. 신호들(805)은 각각의 래치 회로(306, 406)에 의해 제공되는, 즉, 멀티플렉서(308, 408)의 입력들에서 그에 따른 선택을 위해 사용가능한 신호들의 버전들을 예시한다. 신호(806)는 주파수 분할기 회로(300, 400)의 선택된 출력 신호를 예시한다. 신호(807)는 주파수 분할기 회로에 제공되어 적용되는 분할비를 부여하는 제어 신호를 예시한다. 도 8에 의해 예시된 예에서, 분할비는 39이다. 신호(808)는 제2 주파수 분할기(304, 404)에 제공되는 제1 제어 신호를 예시하며, 이는 여기서 9와 10 사이를 토글링하는 것으로 표시되고, 그 결과는 신호들(804 및 805)의 사이클의 변화에서 나타날 수 있다. 신호들(809)은 출력 신호(806)의 선택을 위해 멀티플렉서(308, 408)에 제공되는 제2 제어 신호를 예시한다.
도 9는, 다른 분할비, 즉, 41을 제외하고는, 위에서 논의된 신호들 중 일부를 예시하는 도 8과 유사한 신호도이다. 신호들(800-903)은 제1 주파수 분할기(302, 402)에 의해 제공되는 상이한 위상들을 갖는 N개의 형성된 신호들, 여기서는 4개의 형성된 신호들을 예시한다. 신호(904)는 제2 주파수 분할기(304, 404)로부터의 출력을 예시한다. 신호들(905)은 각각의 래치 회로(306, 406)에 의해 제공되는, 즉, 멀티플렉서(308, 408)의 입력들에서 그에 따른 선택을 위해 사용가능한 신호들의 버전들을 예시한다. 신호(906)는 주파수 분할기 회로(300, 400)의 선택된 출력 신호를 예시한다. 신호(907)는 주파수 분할기 회로에 제공되어 적용되는 분할비를 부여하는 제어 신호를 예시한다. 도 9에 의해 예시된 예에서, 분할비는 41이다. 신호(908)는 제2 주파수 분할기(304, 404)에 제공되는 제1 제어 신호를 예시하며, 이는 여기서 10과 11 사이를 토글링하는 것으로 표시되고, 그 결과는 신호들(904 및 905)의 사이클의 변화에서 나타날 수 있다. 신호들(909)은 출력 신호(906)의 선택을 위해 멀티플렉서(308, 408)에 제공되는 제2 제어 신호를 예시한다.
본 발명에 따른 방법들은, 일부 실시예들의 경우, 특히, 제1 제어 신호 및 제2 제어 신호에 대한 시퀀스가 위에서 논의된 하드웨어-소프트웨어 솔루션에 의해 제공되는 경우에, 컴퓨터들 및/또는 프로세서들과 같은 프로세싱 수단의 도움을 받아 구현하기에 적절할 수 있다. 따라서, 프로세싱 수단, 프로세서 또는 컴퓨터로 하여금 도 7을 참조하여 설명된 실시예들 중 임의의 실시예에 따른 방법들 중 임의의 방법의 단계들을 수행하게 하도록 배열된 명령어들을 포함하는 컴퓨터 프로그램들이 제공된다. 컴퓨터 프로그램들은 바람직하게는 도 10에 예시된 바와 같이 컴퓨터 판독가능 매체(1000) 상에 저장되는 프로그램 코드를 포함하며, 이는 프로세싱 수단, 프로세서 또는 컴퓨터(1002)에 의해 로딩 및 실행되어, 이로 하여금 바람직하게는 도 7을 참조하여 설명된 실시예들 중 임의의 실시예로서 본 발명의 실시예들에 따른 방법들을 각각 수행하게 할 수 있다. 컴퓨터(1002) 및 컴퓨터 프로그램 제품(1000)은 방법들 중 임의의 방법의 동작들이 단계별로 수행되게 순차적으로 프로그램 코드를 실행하도록 배열될 수 있다. 프로세싱 수단, 프로세서 또는 컴퓨터(1002)는 통상적으로 임베디드 시스템이라 칭하는 것이 바람직하다. 따라서, 도 10에 도시된 컴퓨터 판독가능 매체(1000) 및 컴퓨터(1002)는 단지 원리의 이해를 제공하기 위해 예시적인 목적들을 위한 것으로 해석되어야 하며, 엘리먼트들의 임의의 직접적인 예시로서 해석되어서는 안된다.
본 발명은 주로 몇몇 실시예들을 참조하여 위에서 설명되었다. 그러나, 본 기술분야의 통상의 기술자에 의해 쉽게 알 수 있는 바와 같이, 위에 개시된 실시예들 이외의 다른 실시예들이 첨부된 특허 청구범위에 의해 정의되는 바와 같은 본 발명의 범위 내에서 동일하게 가능하다.

Claims (15)

  1. 발진 신호를 수신하고, 상기 발진 신호와 분할비(divide ratio)에 의해 정의되는 주파수 관계를 갖는 주파수에서 출력 신호를 출력하도록 배열된 전자 회로(300, 400)로서,
    상기 발진 신호를 수신하고, 상이한 위상들(φ1, φ2, ..., φN)의 N개의 주파수 분할된 신호들을 출력하도록 배열된 제1 주파수 분할기(frequency divider)(302, 402);
    제2 주파수 분할기(304, 404) - 상기 제2 주파수 분할기(304, 404)는 상기 N개의 신호들 중 하나의 신호를 수신하고, 상기 수신된 신호를 상기 제2 주파수 분할기에 제공되는 제1 제어 신호에 의해 주어지는 값에 의해 주파수 분할하도록 배열됨 -;
    N개의 래치 회로들(306, 406) - 상기 N개의 래치 회로들(306, 406) 각각은 각각의 래치 회로(306, 406)의 클로킹 입력에서 상기 N개의 신호들의 각각의 신호를 수신하고, 상기 각각의 래치 회로(306, 406)의 입력에서 상기 제2 주파수 분할기(304, 404)의 출력을 수신하도록 배열됨 -;
    멀티플렉서 회로(308, 408) - 상기 멀티플렉서 회로(308, 408)는 상기 N개의 래치 회로들(306, 406)의 출력들을 수신하고, 상기 멀티플렉서 회로(308, 408)에 제공되는 제2 제어 신호에 기초하여, 상기 수신된 신호들로부터 선택되고 상기 출력 신호가 기초하는 신호를 출력하도록 배열됨 -; 및
    상기 분할비에 기초하여, 상기 제1 제어 신호 및 상기 제2 제어 신호를 제공하도록 배열된 제어 회로(320, 420)
    를 포함하는 전자 회로(300, 400).
  2. 제1항에 있어서, 상기 멀티플렉서 회로로부터 출력된 신호는 상기 전자 회로의 출력 신호인 전자 회로(300, 400).
  3. 제1항에 있어서, 출력 래치 회로(309, 409)를 포함하고, 상기 출력 래치 회로(309, 409)는 상기 출력 래치 회로(309, 409)의 클로킹 입력에서 상기 발진 신호를 수신하고, 상기 출력 래치 회로(309, 409)의 입력에서 상기 멀티플렉서 회로(308, 408)로부터 출력된 신호를 수신하고, 상기 전자 회로(300, 400)의 상기 출력 신호를 출력하도록 배열되는 전자 회로(300, 400).
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제어 회로(320, 420)는, 상기 분할비 및 상기 출력 신호의 이전 사이클에 대해 상기 멀티플렉서 회로(308, 408)에 의해 선택된 위상에 기초하여, 상기 전자 회로(300, 400)의 상기 출력 신호의 각각의 사이클에 대해 상기 제1 제어 신호 및 상기 제2 제어 신호를 제공하도록 배열된 상태 머신인 전자 회로(300, 400).
  5. 제4항에 있어서, 상기 제어 회로(420)는,
    상기 분할비를 M으로 나누어, 정수 몫 값 및 정수 나머지 값을 제공하도록 배열된 정수 제산기 회로(422);
    상기 나머지 값을 입력으로서, 상기 출력 신호를 클로킹 입력으로서 수신하고, 카운트 값(count value) 및 캐리 값(carry value)을 출력하도록 배열된 모듈로-M-카운터(modulo-M-counter)(424); 및
    상기 몫 값 및 상기 캐리 값을 가산하여, 상기 제1 제어 신호를 형성하도록 배열된 가산기 회로(426)
    를 포함하고,
    상기 제2 제어 신호는 상기 카운트 값에 기초하는 전자 회로(400).
  6. 제5항에 있어서, 상기 제어 회로(420)는 상기 카운트 값을 입력으로서, 상기 N개의 래치 회로들(406)의 출력들 중 하나의 출력을 클로킹 신호로서 수신하도록 배열된 래치 회로(428)를 포함하고, 상기 래치 회로(428)로부터의 출력은 상기 제2 제어 신호인 전자 회로(400).
  7. 제1항 내지 제6항 중 어느 한 항의 전자 회로(300, 400)를 포함하는 주파수 분할기를 포함하는 위상-동기 루프 회로(phase-locked loop circuit).
  8. 제7항의 위상-동기 루프 회로를 포함하는 트랜시버 회로(500, 600).
  9. 무선국(radio station)으로서,
    제8항의 트랜시버 회로(500, 600); 및
    상기 트랜시버 회로(500, 600)에 접속된 안테나 배열(antenna arrangement)(502, 602)
    를 포함하는 무선국.
  10. 발진 신호를 주파수 분할하는 방법으로서,
    상기 발진 신호로부터 제1 주파수 분할기에 의해 상이한 위상들의 M개의 신호들을 형성하는 단계(700) - 상기 M개의 신호들 각각은 상기 발진 신호의 1/M의 주파수를 가짐 -;
    제2 주파수 분할기에 제공되는 제1 제어 신호에 의해 주어지는 값으로 상기 제2 주파수 분할기에 의해 상기 M개의 신호들 중 하나의 신호를 주파수 분할하는 단계(704);
    상기 M개의 신호들의 각각의 신호에 의해 M개의 래치 회로들을 클로킹하여, 상기 제2 주파수 분할기의 출력의 각각의 래칭된 출력 신호를 제공하는 단계(706);
    제2 제어 신호에 기초하여, 상기 래칭된 출력 신호들로부터 상기 주파수 분할하는 단계의 출력 신호가 기초하는 신호를 선택하는 단계(708);
    분할비에 기초하여, 상기 제1 제어 신호 및 상기 제2 제어 신호를 제공하는 단계(702); 및
    상기 발진 신호와 상기 분할비에 의해 정의되는 주파수 관계를 갖는 주파수에서 상기 출력 신호를 출력하는 단계
    를 포함하는 방법.
  11. 제10항에 있어서, 상기 선택된 래칭된 출력 신호는 상기 출력 신호인 방법.
  12. 제10항에 있어서, 상기 발진 신호에 의해 출력 래치 회로를 클로킹하여, 상기 선택된 래칭된 출력 신호로부터 상기 출력 신호를 제공하는 단계(709)를 포함하는 방법.
  13. 제10항 내지 제12항 중 어느 한 항에 있어서, 상기 제1 제어 신호 및 상기 제2 제어 신호를 제공하는 단계(702)는, 상기 분할비 및 상기 출력 신호의 이전 사이클에 대한 신호의 선택에 기초하여, 상태 머신에 의해 상기 출력 신호의 각각의 사이클에 대해 수행되는 방법.
  14. 제13항에 있어서, 상기 제1 제어 신호 및 상기 제2 제어 신호를 제공하는 단계(702)는,
    상기 분할비를 정수 제산기에 의해 M으로 나누어, 정수 몫 값 및 정수 나머지 값을 제공하는 단계;
    상기 출력 신호를 클로킹으로서 사용하여 상기 나머지 값을 모듈로-M-카운팅하여, 카운트 값 및 캐리 값을 제공하는 단계; 및
    상기 몫 값 및 상기 캐리 값을 가산하여, 상기 제1 제어 신호를 형성하는 단계
    를 포함하고,
    상기 제2 제어 신호는 상기 카운트 값에 기초하는 방법.
  15. 제14항에 있어서, 상기 제2 제어 신호는 상기 출력 신호에 의해 클로킹되는 상기 카운트 값의 래칭된 값으로서 형성되는 방법.
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