DE4319066A1 - Schaltungsanordnung für einen regelbaren Oszillator - Google Patents

Schaltungsanordnung für einen regelbaren Oszillator

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Klaus-Hartwig Rieder
Guenter Hoersch
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Description

Die Erfindung betrifft eine Schaltungsanordnung für einen regelbaren Oszillator, der beispielsweise Basis für Taktgeneratoren in digitalen Nachrichtenübertragungssystemen ist. Um eine störungsfreie Übertragung digitaler Nachrichten zu gewährleisten, werden Oszillatoren mit hoher Güte und Zuverlässigkeit bei langer Lebensdauer benötigt. Es ist allgemein bekannt, für diese Zwecke spannungsgesteuerte Quarzoszillatoren einzusetzen, die über einen Mikroprozessor und einen Digital/Analogwandler abgestimmt werden und Bestandteil eines Phasenregelkreises sind, vgl. Ernst, W., Hartmann H. L.: Neue Taktgeneratoren für EWSD. telecom report 9 (1986) Heft 4, S. 263-269. Um die hohen Anforderungen an die Genauigkeit und Stabilität eines Taktgenerators zu erfüllen, ist ein beträchtlicher Schaltungsaufwand erforderlich, beispielsweise werden mikroprozessorgesteuerte digitale Phasenregelkreise eingesetzt. Dennoch setzen die physikalischen Eigenschaften eines regelbaren Quarzoszillators bestimmte Grenzen. So muß stets ein Kompromiß zwischen Regelbereich und Stabilität gefunden werden, weil mit Vergrößerung des Regelbereichs die Stabilität des Quarzoszillators abnimmt, somit ist der Regelbereich begrenzt. Wegen der Nichtlinearität der Regelkennlinie, die die Funktion der Frequenz von der Steuerspannung beschreibt, müssen Toleranzen der Steilheit der Regelkennlinie von ± 50% bei der Dimensionierung der Schaltung berücksichtigt werden. So muß der Phasenregelkreis für eine Verstärkungsschwankung von ± 50% beziehungsweise mit einer Bandbreitetoleranz von ± 50% ausgelegt sein. Schließlich ist die Auflösung des Regelbereichs durch die Schrittweite des Digital /Analogwandlers begrenzt, wobei Temperaturänderungen und Nichtlinearitäten zusätzliche Einflußgrößen auf die Arbeitsweise des Digital/Analogwandlers sind. Überlicherweise müssen Digital/Analogwandler mit Betriebsspannungen von mindestens ± 12 V versorgt werden. Bei abstimmbaren thermostatgeregelten Quarzoszillatoren sind die geringe Langzeitstabilität, die Temperaturabhängigkeit und die Nichtlinearität der Regelkennlinie Eigenschaften, aus denen Probleme bei der Realisierung von hochgenauen Taktgeneratoren resultieren.
Aufgabe der Erfindung ist es nun, einen kostengünstigen und universell einsetzbaren Oszillator anzugeben, der unter Einhaltung enger Toleranzen im wesentlichen kontinuierlich über einen großen Bereich geregelt werden kann, ohne daß dadurch die Stabilität beeinflußt wird. Die Stromversorgung soll ausschließlich von einer Standard-5-V-Spannungsquelle erfolgen.
Diese Aufgabe wird durch die im Hauptanspruch angegebenen Merkmale erfüllt. In den Unteransprüchen sind Realisierungsvarianten angegeben, die sich durch die interne Frequenzaufbereitung in der Schaltungsanordnung unterscheiden.
Das Wesen der Erfindung besteht darin, daß die gewünschte Frequenz von einem thermostatgeregelten Standard-Festfrequenzoszillator im wesentlichen über einen Frequenzteiler, dessen Teilerverhältnis in beliebigen Schritten verändert werden kann, abgeleitet wird. Der Einsatz eines Digital/Analogwandlers entfällt, so daß vorteilhafterweise der Taktgenerator mit einer üblichen 5-V-Betriebsspannung versorgt werden kann. Mit der erfindungsgemäßen Schaltungsanordnung kann die Frequenz linear in einem Regelbereich von ± 70 ppm (parts per million) verändert werden, ohne daß dadurch die Stabilität des Oszillators überhaupt beeinflußt wird. Die Alterung des Festfrequenzoszillators kann daher problemlos kompensiert werden.
Einzelheiten der Erfindung werden nachstehend in Ausführungsbeispielen erläutert. In der dazugehörigen Zeichnung zeigen
Fig. 1 ein Blockschaltbild der erfindungsgemäßen Schaltungsanordnung,
Fig. 2 eine erste Schaltungsvariante mit einem Detailschaltbild eines Analog-Phasenregelkreises,
Fig. 3 eine zweite Schaltungsvariante der erfindungsgemäßen Schaltungsanordnung,
Fig. 4 eine dritte Schaltungsvariante der erfindungsgemäßen Schaltungsanordnung und
Fig. 5 eine vierte Schaltungsvariante mit zwei Impulsausblendschaltungen.
Gemäß Fig. 1 besteht die Schaltungsanordnung für einen regelbaren Oszillator aus einem thermostatstabilisierten Festfrequenzgenerator 1, engl. Oven Controlled Crystal Oscillator OCXO, einem Frequenzteiler 2 mit variablem Teilerverhältnis und einem analogen Phasenregelkreis 3, engl. Phase-Locked Loop PLL. Der Frequenzteiler 2 besteht im wesentlichen aus einem Register und einem Addierer, engl. Adder, der über eine Schnittstellenschaltung, engl. On Board Controller Interface OBC, von einem Mikroprozessor angesteuert wird, sowie bedarfsweise aus Impulsausblendschaltungen, engl. Cycle Stealing, und Frequenzteilern mit festem Teilerverhältnis, hier beispielsweise Divide by 3. Der analoge Phasenregelkreis 3 besteht gemäß Fig. 2 aus einem Phasendetektor Phase Comp., einem aktiven Schleifenfilter mit einem Operationsverstärker Op. Amp. und einem spannungsgesteuerten Oszillator VCXO, engl. Voltage Controlled Crystal Oscillator, sowie bedarfsweise aus einem Frequenzteiler DIV, über den die Referenzfrequenz für den Phasendetektor Phase Comp. bereitgestellt wird. Der analoge Phasenregelkreis 3 wird vorteilhafterweise wie folgt dimensioniert
R = 10 000 Ohm
C = 15,9 nF
R1= 872 340 Ohm C1= 75 nF
R2=1000 000 Ohm C2=159 pF
Die Steilheit des Phasenkomparators beträgt Kp = 0,4V/rad. Die Regelsteilheit des spannungsgesteuerten Oszillators VCXO beträgt Kv = 204,8 Hz/V. Daraus ergibt sich eine Bandbreite des analogen Phasenregelkreises von annäherend 90 Hz.
Bei der in Fig. 1 dargestellten Schaltungsanordnung taktet der Festfrequenzgenerator 1 das Register, dessen Inhalt in dem Addierer zu einem von dem Mikroprozessor OBC gelieferten digitalen Stellwert addiert wird. Am Carry-Ausgang des Addierers entsteht dann eine Impulsfolge, deren Frequenz durch den digitalen Stellwert des Mikroprozessors OBC variiert werden kann. Bei Vergrößerung des digitalen Stellwerts und gleichbleibender Frequenz des Festfrequenzgenerators 1 wird die Frequenz am Carry-Ausgang erhöht. Somit ist eine Frequenzvariation in sehr kleinen Stufen möglich. Die erzeugte Frequenz f wird aus dem digitalen Stellwert m und der Bitbreite des Addierers n nach folgender Beziehung errechnet:
Mit einer Impulsausblendschaltung wird mittels sogenanntem Cycle Stealing von der Frequenz f1 = 10 MHz des Festfrequenzgenerators die Ausgangsfrequenz f2 = 169,6 kHz des Addierers subtrahiert. Das Ergebnis f3 = 9,8304 MHz wird von einem Frequenzteiler durch drei dividiert und dem analogen Phasenregelkreis 3 zugeführt. Der analoge Phasenregelkreis 3 wird in der erfindungsgemäßen Schaltung nicht wie im bekannten Stand der Technik als frequenzbestimmende Baugruppe des Taktgenerators eingesetzt, sondern dient zur Filterung des durch die Impulsausblendung entstandenen Jitters und zur Frequenzvervielfachung. Durch die digitale Frequenzaufbereitung ist ein Jitter bedingt, der jedoch durch den analogen Phasenregelkreis 3 einfachster Bauart mit einem herkömmlichen Quarzoszillator in engen Grenzen gehalten wird. Für die in Fig. 1 dargestellte Schaltung und mit der oben genannten Dimensionierung des analogen Phasenregelkreises 3 wird bei der Ausgangsfrequenz f4 = 8,192 MHz ein Jitter von weniger als 280 Picosekunden innerhalb eines Regelbereiches von ± 7 ppm erreicht. Die Frequenzauflösung oder Schrittweite beträgt in der dargestellten Dimensionierung
Für viele Anwendungsfälle ist die in Fig. 2 dargestellte Schaltungsanordnung, bei der im Vergleich zu der in Fig. 1 dargestellten Schaltung auf die Impulsausblendschaltung mit nachgeschaltetem Frequenzteiler verzichtet wird, ausreichend. Bei dieser einfachen und universellen Lösung entsteht bei der angegebenen Dimensionierung ein Jitter von weniger als 800 Picosekunden.
In Fig. 3, Fig. 4 und Fig. 5 sind Varianten der erfindungsgemäßen Schaltungsanordnung dargestellt, die sich in der Art der Frequenzaufbereitung unterscheiden und je nach Ausgangsfrequenz und zugelassenem Jitter vorteilhaft sind.
Gemäß Fig. 3 wird die Frequenz f1 = 10 MHz des Festfrequenzgenerators 1 zunächst von einem Frequenzteiler durch 32 dividiert bevor die Weiterverarbeitung mit gleicher Schaltungsstruktur wie in Fig. 1 dargestellt erfolgt. Diese Schaltung hat den Vorteil, daß die Bitbreite von Register und Addierer nur 32 Bit beträgt, um eine vergleichbare Einstellgenauigkeit zu erreichen.
Fig. 4 zeigt eine Schaltungsanordnung, bei der die Frequenz f1 = 10 MHz des Festfrequenzgenerators 1 auf eine Frequenz f = 2,04082 MHz geteilt und dann als Sollfrequenz dem Phasendetektor zugeführt wird. Die Vergleichsfrequenz wird durch Cycle Stealing aus der Differenz der Frequenz der Ausgangsimpulse des analogen Phasenregelkreises 3 und der Ausgangsfrequenz des Addierers über einen der Impulsausblendschaltung nachgeschaltetem Frequenzteiler gebildet. Eine solche Schaltungsanordnung ist dann zweckmäßig, wenn Frequenzen erzeugt werden sollen, bei denen der Jitter im Vergleich zu den zuvor genannten Schaltungsanordnungen geringer ist.
In Fig. 5 ist eine Schaltungsvariante dargestellt, bei der sowohl die Sollfrequenz als auch die Vergleichsfrequenz für den Phasendetektor des analogen Phasenregelkreises 3 mittels Impulsausblendschaltungen aus Frequenzdifferenzen gebildet werden. Die grundsätzliche Schaltungsstruktur bleibt jedoch erhalten. Die Schaltungsvariante ist besonders dann günstig, wenn Frequenzen mit besonders niedrigem Jitter erzeugt werden sollen.
Mit der erfindungsgemäßen Schaltungsanordnung lassen sich mit dem gleichen thermostatstabilisierten Festfrequenzgenerator Taktgeneratoren mit unterschiedlichen Frequenzen realisieren. Durch diese universelle Einsatzmöglichkeit sind derartige regelbare Oszillatoren in großen Stückzahlen und damit kostengünstig herstellbar. Dadurch, daß Festfrequenzgeneratoren anstelle von spannungsgesteuerten Oszillatoren verwendet werden, wird eine bessere Kurzzeitstabilität, eine geringere Alterungsrate und eine bessere Temperaturstabilität erzielt. Außerdem wird mit der erfindungsgemäßen Schaltungsanordnung ein wesentlich größerer Frequenzregelbereich, auch Ziehbereich genannt, erreicht. Die Schaltungsanordnung ist ausschließlich mit Baugruppen, deren Versorgungsspannung U = + 5V beträgt, realisierbar und ist problemlos in üblichen Nachrichtenübertragungsanlagen einsetzbar.

Claims (5)

1. Schaltungsanordnung für einen regelbaren Oszillator, dadurch gekennzeichnet, daß ein Festfrequenzgenerator (1) mit einem Frequenzteiler (2) dessen Teilerverhältnis einstellbar ist, verbunden ist, und daß der Ausgang des Frequenzteilers (2) an einen Eingang des Phasendetektors eines analogen Phasenregelkreises (3) geschaltet ist.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Frequenzteiler (2) aus einem Register besteht, dessen Ausgang an den ersten Eingang eines Addierers (Adder) geschaltet ist, daß der zweite Eingang des Addierers (Adder) mit einem Mikroprozessor (OBC) verbunden ist und daß der Ausgang des Addierers (Adder) an den Sollfrequenzeingang des Phasendetektors des analogen Phasenregelkreises (3) geschaltet ist.
3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß der Addierer (Adder) an den ersten Eingang einer Impulsausblendschaltung (Cycle Stealing) geschaltet ist, daß der zweite Eingang der Impulsausblendschaltung (Cycle Stealing) mit dem Ausgang des Festfrequenzgenerators (1) verbunden ist und der Impulsausblendschaltung (Cycle Stealing) ein Frequenzteiler mit festem Teilerverhältnis nachgeschaltet ist.
4. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Festfrequenzgenerator (1) einerseits über einen Frequenzteiler mit festem Teilerverhältnis mit dem Register verbunden ist und andererseits über eine erste Impulsausblendschaltung (Cycle Stealing 1) die die Differenz zwischen Frequenz des Festfrequenzgenerators (1) und Frequenz der Ausgangsimpulse des Addierers (Adder) bildet, mit nachgeschaltetem Frequenzteiler an den Sollfrequenzeingang des Phasendetektors des analogen Phasenregelkreises (3) geschaltet ist und daß der Ausgang des Addierers (Adder) über eine zweite Impulsausblendschaltung (Cycle Stealing 2), die die Differenz der Frequenz der Ausgangsimpulse des Addierers (Adder) und der Ausgangsfrequenz des analogen Phasenregelkreises (3) bildet, mit nachgeschaltetem Frequenzteiler mit dem Vergleichsfrequenzeingang des Phasendetektors des analogen Phasenregelkreises (3) verbunden ist.
5. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Festfrequenzgenerator (1) über einen Frequenzteiler mit dem Sollfrequenzeingang des Phasendetektors des analogen Phasenregelkreises (3) verbunden ist, daß der Eingang des Frequenzteilers (2) mit einstellbarem Teilerverhältnis an den Ausgang des analogen Phasenregelkreises (3) und der Ausgang des Frequenzteilers (2) mit einstellbarem Teilerverhältnis an den Vergleichsfrequenzeingang des Phasendetektors des analogen Phasenregelkreises (3) geschaltet ist.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7085276B1 (en) 1999-09-13 2006-08-01 Siemens Aktiengesellschaft System for synchronizing communications system components coupled via a communications network

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US7085276B1 (en) 1999-09-13 2006-08-01 Siemens Aktiengesellschaft System for synchronizing communications system components coupled via a communications network

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