JPS5983415A - 周波数逓倍器 - Google Patents
周波数逓倍器Info
- Publication number
- JPS5983415A JPS5983415A JP19240982A JP19240982A JPS5983415A JP S5983415 A JPS5983415 A JP S5983415A JP 19240982 A JP19240982 A JP 19240982A JP 19240982 A JP19240982 A JP 19240982A JP S5983415 A JPS5983415 A JP S5983415A
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- JP
- Japan
- Prior art keywords
- frequency
- signal
- counter
- pulse
- multiplier
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/68—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using pulse rate multipliers or dividers pulse rate multipliers or dividers per se
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、時間的に周波数が変化する任意の周期信号に
高速で追従して、Ｎ倍（Ｎは正の整数）の周波数の周期
信号を発生する周波数逓倍器に関するものである。
高速で追従して、Ｎ倍（Ｎは正の整数）の周波数の周期
信号を発生する周波数逓倍器に関するものである。
従来の周波数逓倍器の基本的な構成は、第１図に示すよ
うなものが通信ハンドブック等に公知例として掲載され
ている。周波数逓倍器は電子回路でよく用いられるＰ
Ｌ Ｌ （Ｐｈａｓｅ １ｏｃｋｅｄ ＬＯｏｌ））回
路の応用例である。従来技術の欠点全説明するため、第
１図の公知例の動作原理を若干述べておく。従来の周波
数逓倍器は、第１図に示すように、位相比較器、低域フ
ィルタ、電圧制御発振器（Ｖ ＣＯ： Ｖｏｌｔａｇｅ
Ｃｏｎｔｒｏｌｌｅｄ ０ｓｃｉｌｌａｔａｒ）を有
する帰還系である。位相比較器は、入力信号の周波数な
らびに位相と、ＶＣＯの発振周波数ならびに位相とを比
較し、その誤差に比例した平均直流電圧を発生する。こ
の誤差電圧は、低域フィルタを介してＶＣＯの制御端子
に入力され、誤差電圧が減少する方向にＶＣＯの周波数
を変化させる。この方式の欠点は、誤差電圧がロックレ
ンジと呼ばれる範囲外となると、出力信号が入力信号に
追従しなくなり、税調現象を起こしてしまう点である。
うなものが通信ハンドブック等に公知例として掲載され
ている。周波数逓倍器は電子回路でよく用いられるＰ
Ｌ Ｌ （Ｐｈａｓｅ １ｏｃｋｅｄ ＬＯｏｌ））回
路の応用例である。従来技術の欠点全説明するため、第
１図の公知例の動作原理を若干述べておく。従来の周波
数逓倍器は、第１図に示すように、位相比較器、低域フ
ィルタ、電圧制御発振器（Ｖ ＣＯ： Ｖｏｌｔａｇｅ
Ｃｏｎｔｒｏｌｌｅｄ ０ｓｃｉｌｌａｔａｒ）を有
する帰還系である。位相比較器は、入力信号の周波数な
らびに位相と、ＶＣＯの発振周波数ならびに位相とを比
較し、その誤差に比例した平均直流電圧を発生する。こ
の誤差電圧は、低域フィルタを介してＶＣＯの制御端子
に入力され、誤差電圧が減少する方向にＶＣＯの周波数
を変化させる。この方式の欠点は、誤差電圧がロックレ
ンジと呼ばれる範囲外となると、出力信号が入力信号に
追従しなくなり、税調現象を起こしてしまう点である。
よって入力信号の急激な周波数変化には追従できない等
の欠点を持つことになる。
の欠点を持つことになる。
本発明の目的は、時間的に周波数が変化する周期的人力
信号に高速で追従する周波数逓倍器を提供することにあ
る。
信号に高速で追従する周波数逓倍器を提供することにあ
る。
本発明の基本的な考え方を、以下総括的に説明する。
本発明では、従来方式で採用しているアナログ的な回路
から一変して、全ディジタル方式を採用することにより
、高速応答性を得ようとするものである。ここでは、ｆ
８なる周波数の周期信号に追従して、Ｎ倍の周波数の周
期信号を発生する場合を例に説明する。
から一変して、全ディジタル方式を採用することにより
、高速応答性を得ようとするものである。ここでは、ｆ
８なる周波数の周期信号に追従して、Ｎ倍の周波数の周
期信号を発生する場合を例に説明する。
周波数ｆ８に比して充分高い周波数ｆ０８の信号を考え
る。このｆｏｌ＋なる周波数のパルス信号を周波数ｆ
ｏｓ／ Ｎ （Ｎ ＝ ２°ｎ：正の整数）に分周する
ことはディジタルカウンタにより、容易に実現できる。
る。このｆｏｌ＋なる周波数のパルス信号を周波数ｆ
ｏｓ／ Ｎ （Ｎ ＝ ２°ｎ：正の整数）に分周する
ことはディジタルカウンタにより、容易に実現できる。
一方、周波数逓倍する信号の周波数をｆ８とし、上記の
分局信号を周波数ｆ器の信号の１周期間カウンタにより
加算処理すると、その時のカウント数Ｍは式（１）によ
って表わされる。
分局信号を周波数ｆ器の信号の１周期間カウンタにより
加算処理すると、その時のカウント数Ｍは式（１）によ
って表わされる。
上記カウント数Ｍ’１ｆａｌｌなる周波数のパルスで減
算すると、減算を開始してから式（２）で表わされる時
間経過の後には零となる。
算すると、減算を開始してから式（２）で表わされる時
間経過の後には零となる。
式（１）と式（２）の関係から式（３）の関係が容易に
導びかれる。
導びかれる。
式（３）から明らかなように、周期Δｔでパルス信号が
得られれば、この得られる信号の周波数ｆｏは正確にＮ
−ｆ ｓとなる。つ１す、上述の原理により、全ディジ
タル式に入力信号周波数のＮ倍の周波数の信号を発生す
る周波数逓倍器を構成できる。
得られれば、この得られる信号の周波数ｆｏは正確にＮ
−ｆ ｓとなる。つ１す、上述の原理により、全ディジ
タル式に入力信号周波数のＮ倍の周波数の信号を発生す
る周波数逓倍器を構成できる。
以下、本発明を実施例によ・υ詳細に説明する。
第２図は、本発明の実施例を示す。本実施例では、周波
数逓倍器を発振器１０．分周器２０、アップカウンタ３
０、レジスタ４０、ダウンカウンタ５０より構成する。
数逓倍器を発振器１０．分周器２０、アップカウンタ３
０、レジスタ４０、ダウンカウンタ５０より構成する。
この構成による周波数逓倍器の詳細な動作内容を、周波
数逓倍される入力信号の周波数ｆ８が５０Ｉ（ｚで、第
３図のｉで示すような波形の場合全例として説明する。
数逓倍される入力信号の周波数ｆ８が５０Ｉ（ｚで、第
３図のｉで示すような波形の場合全例として説明する。
また、逓倍率Ｎは２５６を仮定する。よって、この実施
例では、５０Ｈｚの周期信号から１２．８ＫＨｚの周波
数の信号を得る手順を第２図を参照しながら述べる。
例では、５０Ｈｚの周期信号から１２．８ＫＨｚの周波
数の信号を得る手順を第２図を参照しながら述べる。
この程度の周波数の信号を正確に得るには、発振信号の
周波数は数十ＭＨｚ程度が必要となるが、ここでは２０
ＭＨｚとする。発振器１０から出力される２０ＭＨｚの
信号ａは、分周器２０で周波数が２５６分の１に分周さ
れる。分周された信号すはアップカウンタ３０に入力さ
れ、パルスが１個入力されるごとに１ずつ加算される。
周波数は数十ＭＨｚ程度が必要となるが、ここでは２０
ＭＨｚとする。発振器１０から出力される２０ＭＨｚの
信号ａは、分周器２０で周波数が２５６分の１に分周さ
れる。分周された信号すはアップカウンタ３０に入力さ
れ、パルスが１個入力されるごとに１ずつ加算される。
アップカウンタ３０の加算結果は、信号ｌの１周期ごと
に、信号ｉを入力とするトリガパルス発生器６０で作ら
れるクリア信号ｄで零クリアされる。レジスタ４０は、
入力信号ｉの１周期前にアップカウンタ３０で加算した
結果を、次の１周期の間記憶する動作をする。加算結果
の記憶開始は、入力信号１の立上がりで実行される。ア
ップカウンタ３０の加算結果は、レジスタ４０にその結
果が記憶された直後にクリアされる。また、レジスタ４
０で記憶された値は、クリア信号ｄと同時に出力される
ロード信号ｅとダウンカウンタ５０から出力されるボロ
ー信号０のどちらかによってダウンカウンタ５０にロー
ドされる。ダウンカウンタ５０にロードされた値は、発
振信号ａのパルスにより減算が実行され、ダウンカウン
タ５０の内容が零から負になった時点でボロー信号０が
１発出力される。
に、信号ｉを入力とするトリガパルス発生器６０で作ら
れるクリア信号ｄで零クリアされる。レジスタ４０は、
入力信号ｉの１周期前にアップカウンタ３０で加算した
結果を、次の１周期の間記憶する動作をする。加算結果
の記憶開始は、入力信号１の立上がりで実行される。ア
ップカウンタ３０の加算結果は、レジスタ４０にその結
果が記憶された直後にクリアされる。また、レジスタ４
０で記憶された値は、クリア信号ｄと同時に出力される
ロード信号ｅとダウンカウンタ５０から出力されるボロ
ー信号０のどちらかによってダウンカウンタ５０にロー
ドされる。ダウンカウンタ５０にロードされた値は、発
振信号ａのパルスにより減算が実行され、ダウンカウン
タ５０の内容が零から負になった時点でボロー信号０が
１発出力される。
このボロー信号によりレジスタ４０の記憶内容は再びダ
ウンカウンタ５０にロードされ、引続きパルス信号ａで
減算が継続される。以上の動作により、入力信号ｉの周
波数５０Ｈｚの正確に２５６倍の１２．８にＨｚのパル
ス信号がダウンカウンタ５０の出力信号として得られる
。
ウンカウンタ５０にロードされ、引続きパルス信号ａで
減算が継続される。以上の動作により、入力信号ｉの周
波数５０Ｈｚの正確に２５６倍の１２．８にＨｚのパル
ス信号がダウンカウンタ５０の出力信号として得られる
。
本発明によれば、入力信号の周波数をｆ８とすれば、１
／ｆＩＩ秒の応答性が得られるので、５０Ｈｚの信号の
場合、２０ｍ５ｅＣの応答性で正確にＮ倍の周波数の信
号を得ることができるので、高速応答性の点で効果があ
る。また、全ディジタル方式のため、誤差は発振器の発
振周波数のみに依存し、信頼性のある周波数逓倍器が得
られる。
／ｆＩＩ秒の応答性が得られるので、５０Ｈｚの信号の
場合、２０ｍ５ｅＣの応答性で正確にＮ倍の周波数の信
号を得ることができるので、高速応答性の点で効果があ
る。また、全ディジタル方式のため、誤差は発振器の発
振周波数のみに依存し、信頼性のある周波数逓倍器が得
られる。
第１図は従来の周波数逓倍器の基本的な構成図、第２図
は本発明の実施例の構成図、第３図は第２図各部の信号
のタイムチャートを示す図である。 １０・・・パルス発振器、２ｏ・・・分周器、３ｏ・・
・アップカウンタ、４０・・・レジスタ、５ｏ・・・ダ
ンカウンタ、６０・・・トリガパルス発生器、ａ・・・
発振パルス信号、ｂ・・・分周後パルス信号、ｉ・・・
入力信号、ｄ・・・クリア信号、ｅ・・・ロード信号、
０・・・出力信号。 第 １ 口
は本発明の実施例の構成図、第３図は第２図各部の信号
のタイムチャートを示す図である。 １０・・・パルス発振器、２ｏ・・・分周器、３ｏ・・
・アップカウンタ、４０・・・レジスタ、５ｏ・・・ダ
ンカウンタ、６０・・・トリガパルス発生器、ａ・・・
発振パルス信号、ｂ・・・分周後パルス信号、ｉ・・・
入力信号、ｄ・・・クリア信号、ｅ・・・ロード信号、
０・・・出力信号。 第 １ 口
Claims (1)
- １、時間的に周波数が変化する信号に追従して、その信
号のＮ倍の周波数の信号全取出す回路において、高周波
数の信号を発生する手段と、該信号周波数をＮ分の１に
分周する手段と、該分周信号を逓倍する信号の１周期間
加算する手段と、該加算結果を発振振動の１周期ごとに
減算する手段とより構成されることを特徴とする周波数
逓倍器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19240982A JPS5983415A (ja) | 1982-11-04 | 1982-11-04 | 周波数逓倍器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19240982A JPS5983415A (ja) | 1982-11-04 | 1982-11-04 | 周波数逓倍器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5983415A true JPS5983415A (ja) | 1984-05-14 |
Family
ID=16290832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19240982A Pending JPS5983415A (ja) | 1982-11-04 | 1982-11-04 | 周波数逓倍器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5983415A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62264719A (ja) * | 1986-05-12 | 1987-11-17 | Nec Corp | パルス列補間回路 |
| JPH02156719A (ja) * | 1988-12-08 | 1990-06-15 | Yokogawa Electric Corp | トラッキング回路 |
-
1982
- 1982-11-04 JP JP19240982A patent/JPS5983415A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62264719A (ja) * | 1986-05-12 | 1987-11-17 | Nec Corp | パルス列補間回路 |
| JPH02156719A (ja) * | 1988-12-08 | 1990-06-15 | Yokogawa Electric Corp | トラッキング回路 |
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