JPH0525401B2 - - Google Patents

Info

Publication number
JPH0525401B2
JPH0525401B2 JP60033408A JP3340885A JPH0525401B2 JP H0525401 B2 JPH0525401 B2 JP H0525401B2 JP 60033408 A JP60033408 A JP 60033408A JP 3340885 A JP3340885 A JP 3340885A JP H0525401 B2 JPH0525401 B2 JP H0525401B2
Authority
JP
Japan
Prior art keywords
signal
frequency
output
phase
addition
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP60033408A
Other languages
English (en)
Other versions
JPS60191503A (ja
Inventor
Kei Dashiruba Maakasu
Pii Fuitsupuru Debitsudo
Ii Tenpuru Robaato
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HP Inc
Original Assignee
Hewlett Packard Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hewlett Packard Co filed Critical Hewlett Packard Co
Publication of JPS60191503A publication Critical patent/JPS60191503A/ja
Publication of JPH0525401B2 publication Critical patent/JPH0525401B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03C—MODULATION
    • H03C3/00—Angle modulation
    • H03C3/02—Details
    • H03C3/09—Modifications of modulator for regulating the mean frequency
    • H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
    • H03C3/0975—Modifications of modulator for regulating the mean frequency using a phase locked loop applying frequency modulation in the phase locked loop at components other than the divider, the voltage controlled oscillator or the reference clock
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03C—MODULATION
    • H03C3/00—Angle modulation
    • H03C3/02—Details
    • H03C3/09—Modifications of modulator for regulating the mean frequency
    • H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
    • H03C3/0941—Modifications of modulator for regulating the mean frequency using a phase locked loop applying frequency modulation at more than one point in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03C—MODULATION
    • H03C3/00—Angle modulation
    • H03C3/02—Details
    • H03C3/09—Modifications of modulator for regulating the mean frequency
    • H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
    • H03C3/095—Modifications of modulator for regulating the mean frequency using a phase locked loop applying frequency modulation to the loop in front of the voltage controlled oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03C—MODULATION
    • H03C3/00—Angle modulation
    • H03C3/02—Details

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】 〔技術分野〕 本発明はRF（Radio Frequency）キヤリア信
号の周波数変調に関するものであり、特に、位相
ロツク・ループ（PLL）回路により発生された
キヤリア信号を周波数変調する周波数変調装置に
関する。
〔従来技術〕
PLL回路を用いて周波数を合成することは公
知である。PLL回路は、位相比較器により基準
周波数に固定される出力を有する同調可能な発振
器（電圧制御発振器（VCO））を備えている。位
相比較器は２つの信号の位相差に比例する出力電
圧又は電流を発生する。位相比較器の出力信号は
VCOの制御入力端子に帰還され、VCOを同調す
るのに使用される。このことによりVCO出力信
号が基準信号と同一の周波数となる。回路内に整
数Ｎで分周するブロツクを挿入すれば、基準周波
数とＮで分周されたVCO出力周波数とが比較さ
れることとなり、VCOの出力信号は、基準周波
数のＮ倍となる。Ｎを変更することにより基準周
波数のＮ次高調波の周波数を発生させることがで
きる。また、分数Ｎを用い、基準周波数の有理数
倍の周波数の信号を発生させることができる（特
開昭51年60148号参照）。前記公開特許には合成さ
れた信号を周波数変調（FM）することが好まし
いことが述べられている。PLL回路は、２つの
信号が一定の位相差を保つように制御システムと
して作用する。１つの信号に対する他の信号の偏
位はPLL回路により除去される。PLL回路がノ
イズを制御し信号を浄化するために用いられてい
るが、このことはまたPLL回路の出力信号の周
波数変調された信号に対しても機能する。
可聴周波数FMはFM信号を２つの別個の信号
線路に分割することにより得られる。一方の線路
がVCOに交流結合されており、これがPLLのバ
ンド幅より高い周波数のFM信号の主要な線路で
ある。PLLバンド幅内の周波数のFM信号は積分
され、そして位相検出器の出力部の加算ノードに
供給される。位相が周波数の積分値であるので、
PLLバンド幅内の周波数のFMは位相変調（PM）
により行なわれる。各信号線路の利得を適切な比
率にすることにより、PLLバンド幅内及び外に
於てFM特性を平坦にすることができる。上述し
た方法はPLLを使用してFMを得るためにしばし
ば使用されるが、その適用に際してはある重要な
制約がある。
PLLで得られる中心周波数から偏移させ得る
周波数に対して本来的な制約となる２つの特徴が
ある。１つは、一般的に位相検出器が数度の範囲
あるいは数分の１ラジアンの範囲でしか直線的に
動作しないことである。このことにより、許容さ
れる周波数偏移の最大値が、低変調レート時に小
さくなつてしまう。第２は、積分器が一般にその
帰還路にコンデンサを有する演算増幅器から構成
されていることである。事実、積分器はその供給
電圧、例えば±10V〜±15Vより大きな出力を発
生することができない。このことにより、PM信
号の最大値が決定され、更にFM偏移の最大値が
制限される。
通常、可聴周波数で変調されたRF信号は比較
的大きなキヤリア周波数偏移を必要とする。この
様な場合、変調信号の周波数に対するVCO出力
信号の最大周波数偏移の比である変調指数が大き
いことが必要である。一般に大きな変調指数は、
PLLのバンド幅をせばめ、殆どの変調をループ
のバンド幅外で行なうように構成することにより
達成することができる。
狭バンド幅ループによる制約は広バンド幅
PLLの場合のループの安定性が失われることで
ある。狭バンド幅ループの場合には又、本来的に
ノイズ成分が多く、広バンド幅ループの場合より
も、振動等に起因する外部原因による刺激、ジツ
タの影響を受けやすい。PLLのFMは理想的には
位相検出器及び積分器が無限大の周波数の広帯域
ループを有することである。
第４図に示した従来のFM位相ロツク・ループ
は、同調可能なVCO５、位相検出器１９及び伝
送関数がＦ（Ｓ）であるループ・フイルタ９から
構成されている。加算ブロツク３は、FM信号入
力１とループ・フイルタ９の出力とを加算し、
VCO５の制御入力端子に制御電圧VCを供給して
いる。１／Ｎ分周ブロツク１１は出力信号７の周
波数Fputを位相比較器１９に於て基準信号２１
（周波数Fref）の位相φiとブロツク１１の出力信
号位相φpとを比較する前に、ある数Ｎで分周する
分周器である。位相検出器１９の出力信号はその
入力Vd＝Kd（φi−φp）の位相差に比例する電圧
信号Vdである。但し、Kdは位相比較器の利得係
数とする。
演算増幅器１５とコンデンサ１３により積分器
を構成し、入力信号１を積分し、加算ブロツク１
７に位相変調（PM）電圧Vpを供給する。
VCO５の出力周波数は制御電圧Vcにより決定
される。VCOの中心周波数からの偏移はＷ＝
KoVcで表わせる。但し、KoはVCO利得係数と
する。周波数は位相の導関数であるから、VCO
５の動作は、 dφo／dt＝KoVc と表わすことができる。
そしてラプラス変換すると、 φo（Ｓ）＝KoVc（Ｓ）／Ｓ となる。そして電圧Vpによる位相変調は φo（Ｓ）＝KoF（Ｓ）Vp（Ｓ）／Ｓ＋KoKdF（Ｓ）／
Ｎ となる。但しφiは定数と見なせる。
出力周波数変調は位相の導関数 Ｗ（Ｓ）＝Sφo（Ｓ）であるので Ｗ（Ｓ）＝SKoF（Ｓ）Vp（Ｓ）／Ｓ＋KoKdF（Ｓ）／
Ｎ となる。
FM電圧Vfを加算ブロツク３に加えることによ
り発生される周波数変調は、 φo（Ｓ）＝KoVf（Ｓ）／Ｓ＋KoKdF（Ｓ）／Ｎ 従つて、 Ｗ（Ｓ）＝SKoVf（Ｓ）／Ｓ＋KoKdF（Ｓ）／Ｎ Kiを積分器１３及び１５の利得として、Vp
（Ｓ）を Vp（Ｓ）＝Vf（Ｓ）Ki／Ｓ とすると、ループの合成レスポンスは Ｗ（Ｓ）＝SKoVf（Ｓ）／Ｓ＋KoKdF（Ｓ）／
Ｎ＋SF（Ｓ）KoVf（Ｓ）Ki／Ｓ／Ｓ＋KoKdF（Ｓ）／Ｎ となる。
第２図にはループ・バンド幅２２より高い角速
度周波数を通過させ、それよりも低い周波数信号
を減衰させるハイパス・フイルタとして動作する
PLLのFM応答特性をカーブ２４として示した。
第３図にループ周波数帯域２２内の信号を通過さ
せそれ以外の信号を減衰させるローパス・フイル
タとして動作するPM応答特性を示した。
単純な場合、Ｆ（Ｓ）＝１であれば、ループ周波
数帯域はKoKd／Ｎとなる。
積分器の利得KiをKi＝KoKd／Ｎとすることによ り、ループ周波数の内外に於てFM応答特性が一
定となる。
〔発明の目的〕
本発明は、変調指数が大きく、安定な周波数変
調装置を提供することを目的とする。
〔発明の構成〕
本発明によれば、FM入力信号に対して交流結
合された信号線路とFM入力信号を積分するため
の直流結合された信号線路とを有しており、これ
によつて位相（PM）変調を行なう。位相検出器
及び積分器の特性、ループの周波数帯域に関する
制約は、１／Ｎ分周ブロツク入力からVCO出力
信号の１もしくはそれ以上のサイクルを挿入又は
除去し、積分器を正確にリセツトしその瞬間の位
相変位を正確に測定することにより解決すること
ができる。
所定のしきい値電圧を積分器の出力電圧が正又
は負方向に超過した時は、常に３つのモジユール
のプリスケーラはループ１／Ｎ分周ブロツクの入
力部に１つもしくはそれ以上のサイクルを挿入
し、１／Ｎ分周回路の入力部に対する位相変化に
対して2π（又は2πの整数倍）ラジアンを除去又は
挿入する。同時に積分器は積分器入力から１／Ｎ
分周ブロツクの入力に於て除去又は挿入された位
相量をキヤンセルするのに等しい電荷量を挿入又
は除去した後リセツトされる。
上記した手法を用いることによりPLLの周波
数特性を直流まで伸ばすことができる。従つて、
システムの周波数確度はオフセツト電圧及びオー
デイオ信号線路のリケージ電流に依存することと
なる。よつてVCOはPLL特有のノイズのない特
性で位相制御された状態を保つ。
上記したシステムはVCOの中心周波数を基準
周波数に固定したり、VCO出力信号の中心周波
数を合成するように制御することはできない。と
いうのは、積分器のオフセツト電流は中心周波数
のシフトに変換されるからである。中心周波数が
ドリフトするのを防止するために、積分器用演算
増幅器には直流帰還を設けてある。また挿入又は
除去されたパルス数に比例する信号をフイード・
バツクさせるためにカウンタとデジタル・アナロ
グ・コンバータ（DAC）を設けてあり、その瞬
間の位相偏移に正確に比例する信号をフイード・
バツクすることができる。
上述したフイード・バツク技術により、大きな
偏移かつ任意の3dB周波数に対してドリフトのな
い合成された真の中心周波数を作り出すことがで
きる。パルス・カウンタ、DAC及び直流フイー
ド・バツクがオフにされたとき、直流FMが供給
される。
〔実施例〕
第１図は本発明による一実施例を示す図であ
る。基本的な位相ロツク・ループは第４図に示し
た従来技術のものと同一である。演算増幅器５２
とコンデンサ５０で積分器５１を構成している。
積分器５１はFM入力電圧３０に対して動作す
る。積分器５１の出力電圧が所定の高しきい値電
圧と交差する時は常に、コンパレータ６２がこれ
を検出し第１パルスを出力する。積分器５１の出
力電圧が所定の低しきい値電圧と交差する時は常
に、もう１つのコンパレータ６４がこれを検出し
第２パルスを出力する。続くロジツク回路６６は
これらの第１、第２パルスにより、１／Ｎ分周カ
ウンタ４４の入力からパルス除去回路４０により
パルスを除去したり、又はパルス追加回路４２に
よりパルスを加えたりする。これらパルス除去回
路４０及びパルス追加回路４２は、1/2分周回路
に続く６ビツトのリング・カウンタからなるプリ
スケーラで構成されている。通常、リング・カウ
ンタは係数が５に設定されており、1/2分周回路
と共に1/10の分周回路を構成している。第１パル
スによりリング・カウンタが１サイクルのみ係数
が６に、次のサイクルは係数が５に設定され、1/
１１分周回路を一時的に形成し、分周カウンタ４４
の入力から１パルスを除去する。第２パルスによ
り、リング・カウンタが１サイクルのみ係数が４
に、次のサイクルは係数が５に設定され1/9分周
回路を一時的に形成し、分周カウンタ４４の入力
に１パルスを追加する。１パルスを追加又は除去
することにより分周カウンタ４４に対する入力信
号に対して加算された2πの位相シフトを行なう
ことができる。
パルスが加算又は減算されるときは常に、ロジ
ツク回路６６により電流源５６又は５４がター
ン・オンされ、分周カウンタ４４の入力で2πの
位相変化を与えるための正確な量の電荷を加算ノ
ードに注入し、積分器５１をリセツトする。
上述したように動作する時、PLLは直流結合
されたFM信号を出力する。積分器のドリフトを
ゼロとすることは不可能であるので、入力に電圧
がない場合でもPLLはその中心周波数からのオ
フセツトを有する。
積分器の入力の任意のオフセツト電流が中心周
波数のドリフトとなつて表われるので、演算増幅
器５２に直流フイードバツクを設け積分器の極を
直流域から遠ざけることにより、積分器のドリフ
トを除去する。リセツト、パルスの除去および追
加を行なうことにより積分器の特性が非直線とな
つてしまう。回路特性を再び直線化するために、
VCO３４に於ける真の瞬時位相シフトに比例す
る信号が積分器５１に帰還されている。
典型的には、積分器５１のコンデンサ５０と並
列に帰還抵抗器が設けられている。変調条件とし
ては、積分器５１はその極低周波数に於て帰還抵
抗として非常に大きな値のものを必要とする。抵
抗器５３，５５及び５７により形成される電圧分
割器は所望の電圧−電流変換係数を有する直流帰
還経路を形成する。抵抗器５３，５７，５９及び
アツプ／ダウン・カウンタ６１及びデジタル・ア
ナログ・コンバータ（DAC）６０によりVCO３
４の出力に加算又は減算された全部のパルス数に
比例する電流帰還が得られる。
積分器５１の出力から入力へのDC帰還をスイ
ツチ５８により中断することにより直流結合FM
が得られる。スイツチ５８が開くと、アツプ／ダ
ウン・カウンタ６１のカウント・イネーブル信号
によりカウンタが計数を中止し、PLLの出力周
波数は直流入力電圧で変化するようになり、一方
PLLは基準周波数に固定されている。スイツチ
５８が閉じられると、真に合成された中心周波数
の交流結合FMが得られる。
上記の方法により任意の積分器の極配置が得ら
れる一方、又中心周波数から大きく偏移させるこ
ともできる。10ビツトDAC６０及びアツプ／ダ
ウン・カウンタ６１により±512カウントの偏移
を発生させることができ、各カウントが2πの位
相に対応している。
第１図及び第５図に於て直流結合FMモードの
時、以下のように動作する。入力信号８０が方形
波の場合、理想的な積分器の出力信号８１は三角
形となる。積分器５１の出力信号８２があらかじ
め設定した高しきい値８６まで増加すると、コン
パレータ６２が第１パルス８３を発生し、続いて
ロジツク回路６６が電流源５６をターン・オン
し、積分器出力信号８７をリセツトするために積
分器５１に正確な電流を供給する。入力信号８０
が負となると、積分器５１の出力信号８２は負の
方向に増加しあらかじめ設定された低しきい値８
８に達し、コンパレータ６４が第２パルス８４を
発生し、続いてロジツク回路６６が電流源５４を
ターン・オンし、積分器５１をリセツトする。
第１図及び第６図に於て、交流結合FMモード
の時、以下のように動作する。入力信号９１が一
定の時、理想的な積分器の出力信号９２は一定の
割合で増加する勾配の信号であり、直流帰還電流
９３も一定の割合で増加する勾配の信号である。
第１図に示したPLL回路の積分器５１は入力信
号９４が一定の時、常に高しきい値と交差した時
リセツトする出力電圧９５を発生する。直流帰還
電流９６は積分器５１の出力電圧９５に続くノコ
ギリ波形である。DAC６０の電流出力は階段状
波９７である。抵抗器５３，５５，５７及び５９
からなる抵抗網により２つの帰還電流９６及び９
７が加算され、理想的な積分器の直流帰還９３と
整合する再構築された位相帰還電流９８が発生さ
れる。帰還電流は、VCO３４の出力に於ける瞬
間位相オフセツトに比例する電流と考えることが
できる。
〔発明の効果〕
本発明によれば、低雑音で安定かつ変調率を大
きくとる周波数変調装置を提供できる。また、当
業者には容易な変形が多数実施可能であり、特許
請求の範囲に記載の参照番号は本発明を実施例に
限定するものではなく、単に本発明の理解を容易
にすることを意図したものである。
【図面の簡単な説明】
第１図は、本発明の周波数変調装置のブロツク
図。第２図、第３図は、従来の周波数変調装置の
特性図。第４図は、従来の周波数変調装置のブロ
ツク図。第５図、第６図は、本発明の周波数変調
装置のタイミング図。 ３４…VCO、３８…ループフイルタ、４０…
パルス除去回路、４２…パルス追加回路、４８…
位相検出器、５１…積分器、６２，６４…コンパ
レータ、６０…DAC、６１…アツプ／ダウン・
カウンタ、６６…ロジツク回路。

Claims (1)

  1. 【特許請求の範囲】 １ 後記（イ）及至（リ）より成る周波数変調装
    置。 (イ) 制御入力信号に応答した周波数を有する第１
    信号を出力する信号源３４。 (ロ) 前記第１信号と除去信号と追加信号とを受信
    し、該除去信号に応じて前記第１信号から少く
    とも１サイクルである整数サイクルを除去し、
    該追加信号に応じて前記第１信号に少くとも１
    サイクルである整数サイクルを挿入して第２信
    号を生成して出力するサイクル加除装置４０，
    ４２。 (ハ) 前記第２信号を受信し整数Ｎ分周して第３信
    号を出力する分周装置４４。 (ニ) 前記第３信号と基準信号６８との位相を比較
    し、それら２信号の位相差を表わす第４信号を
    発生する位相比較器４８。 (ホ) 周波数変調信号３０を入力し、該周波数変調
    信号を積分して第５信号を発生する積分装置５
    １。 (ヘ) 前記第４信号と前記第５信号とを加算しその
    出力を制御信号とするための第１の加算装置４
    ６。 (ト) 前記周波数変調信号３０と前記制御信号とを
    加算して前記制御入力信号とするための第２の
    加算装置３２。 (チ) 前記第５信号を受信し、該第５信号が第１の
    レベルより高いとき前記除去信号を、該第５信
    号が第２のレベルより低いとき前記追加信号を
    発生するための比較装置６２，６４，６６。 (リ) 前記比較装置の前記除去信号あるいは前記追
    加信号に応じて、前記第１信号に対する前記整
    数サイクルの除去あるいは挿入による前記第２
    信号の位相変化に応じた電流を前記積分装置に
    入力し、該位相変化による前記位相比較器出力
    の変化を相殺するための電流発生手段５４，５
    ６。 ２ 前記第１の加算装置の出力を前記制御信号と
    して前記第２の加算装置に入力するに際し、不要
    信号を除去するためのフイルタ３８を介してなす
    ことを特徴とする特許請求の範囲第１項記載の周
    波数変調装置。 ３ 後記（ヌ）及至（ワ）を追加して成る特許請
    求の範囲第１項あるいは第２項記載の周波数変調
    装置。 (ヌ) 前記除去信号と前記追加信号を受信して、前
    記整数サイクルの正味の除去あるいは追加数を
    計数するための計数装置６１。 〓ル 前記正味の除去あるいは追加数を表わすデジ
    タル値をアナログ電圧に変換して出力するため
    のデジタル・アナログ・コンバータ６０。 〓ヲ 前記積分装置の出力と前記アナログ電圧とか
    ら前記第１信号の中心周波における位相からの
    移相量に比例した電流を前記積分装置に入力す
    るための抵抗回路網５３，５７，５９。 〓ワ 前記積分装置の出力と前記抵抗回路網とを遮
    断するためのスイツチ手段５８。
JP60033408A 1984-02-21 1985-02-21 周波数変調装置 Granted JPS60191503A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US581767 1984-02-21
US06/581,767 US4546331A (en) 1984-02-21 1984-02-21 Frequency modulation in a phase-locked loop

Publications (2)

Publication Number Publication Date
JPS60191503A JPS60191503A (ja) 1985-09-30
JPH0525401B2 true JPH0525401B2 (ja) 1993-04-12

Family

ID=24326476

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60033408A Granted JPS60191503A (ja) 1984-02-21 1985-02-21 周波数変調装置

Country Status (5)

Country Link
US (1) US4546331A (ja)
EP (1) EP0153195B1 (ja)
JP (1) JPS60191503A (ja)
AU (1) AU560644B2 (ja)
DE (1) DE3579604D1 (ja)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0616636B2 (ja) * 1984-03-23 1994-03-02 パイオニア株式会社 Ｐｌｌ変調回路
DE3627435C2 (de) * 1986-08-13 1996-03-28 Bosch Gmbh Robert Verfahren zur Winkelmodulation von mit einer Pll-Oszillatorschaltung erzeugten Frequenzen
US4810977A (en) * 1987-12-22 1989-03-07 Hewlett-Packard Company Frequency modulation in phase-locked loops
GB2214012B (en) * 1987-12-23 1992-01-22 Marconi Instruments Ltd Frequency or phase modulation
US5027373A (en) * 1988-03-01 1991-06-25 John Fluke Mfg. Co., Inc. N-pi phase/frequency detector
US4878231A (en) * 1988-03-01 1989-10-31 John Fluke Mfg. Co., Inc. N-PI phase/frequency detector
GB2228840B (en) * 1989-03-04 1993-02-10 Racal Dana Instr Ltd Frequency synthesisers
US4994768A (en) * 1989-03-27 1991-02-19 Motorola, Inc. Frequency synthesizer with FM modulation
DE3918581A1 (de) * 1989-06-07 1990-12-13 Bosch Gmbh Robert Durch eine niederfrequente, analoge modulationsspannung modulierbare pll-oszillatorschaltung
US5097230A (en) * 1990-05-24 1992-03-17 Emhiser Research Limited Phase locked loop that includes D. C. modulation
US5021754A (en) * 1990-07-16 1991-06-04 Motorola, Inc. Fractional-N synthesizer having modulation spur compensation
US5093636A (en) * 1990-09-25 1992-03-03 Hewlett-Packard Company Phase based vector modulator
GB2250648B (en) * 1990-12-08 1994-12-07 Roke Manor Research Phase modulation signal generator
US5150082A (en) * 1992-02-21 1992-09-22 Hewlett-Packard Company Center frequency calibration for DC coupled frequency modulation in a phase-locked loop
US5337024A (en) * 1993-06-22 1994-08-09 Rockwell International Corporation Phase locked loop frequency modulator using fractional division
EP0788237A4 (en) * 1995-08-03 1998-11-25 Anritsu Corp RATIONAL FREQUENCY DIVIDER AND FREQUENCY SYNTHESIZER EMPLOYING THIS FREQUENCY DIVIDER
US5691669A (en) * 1996-01-11 1997-11-25 Hewlett-Packard Co. Dual adjust current controlled phase locked loop
US5966055A (en) * 1997-02-14 1999-10-12 Lucent Technologies, Inc. Phase-shift modulation of a direct antenna-driving VCO
US6172579B1 (en) 1999-02-02 2001-01-09 Cleveland Medical Devices Inc. Three point modulated phase locked loop frequency synthesis system and method
EP1289150A1 (en) * 2001-08-24 2003-03-05 STMicroelectronics S.r.l. A process for generating a variable frequency signal, for instance for spreading the spectrum of a clock signal, and device therefor
GB2389255B (en) * 2002-05-31 2005-08-31 Hitachi Ltd Apparatus for radio telecommunication system and method of building up output power
US6833767B1 (en) * 2003-03-28 2004-12-21 National Semiconductor Corporation Frequency synthesizer using digital pre-distortion and method
FR2865326B1 (fr) * 2004-01-20 2006-07-21 Thales Sa Procede et dispositif de division de frequence
JP4682750B2 (ja) 2005-08-22 2011-05-11 ソニー株式会社 Ｄａ変換装置
US7679468B1 (en) * 2006-07-28 2010-03-16 Quintic Holdings KFM frequency tracking system using a digital correlator
US11310879B1 (en) * 2021-02-05 2022-04-19 Monolithic Power Systems, Inc. Adaptive feedback control in LED driving circuits

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4052672A (en) * 1976-07-22 1977-10-04 Motorola, Inc. Extended phase-range, high fidelity modulator arrangement
SU1035776A1 (ru) * 1982-01-12 1983-08-15 Предприятие П/Я Р-6208 Цифровой синтезатор частоты с частотной модул цией

Also Published As

Publication number Publication date
AU560644B2 (en) 1987-04-09
DE3579604D1 (de) 1990-10-18
EP0153195A2 (en) 1985-08-28
US4546331A (en) 1985-10-08
AU3203584A (en) 1985-08-29
EP0153195A3 (en) 1987-04-15
JPS60191503A (ja) 1985-09-30
EP0153195B1 (en) 1990-09-12

Similar Documents

Publication Publication Date Title
JPH0525401B2 (ja)
US4573026A (en) FM Modulator phase-locked loop with FM calibration
CA2048646C (en) Fractional n/m synthesis
US5038117A (en) Multiple-modulator fractional-N divider
US5180993A (en) Method and arrangement for frequency synthesis
CA1294013C (en) Frequency modulation in phase-locked loops
GB2469473A (en) Digital phase locked loop
JP2962554B2 (ja) 周波数又は位相の変調装置
US7005928B2 (en) Phase-locked loop circuit with switched-capacitor conditioning of the control current
JPH04212522A (ja) 周波数合成装置
US4286237A (en) Wide range drift compensated FM signal generator
US4972446A (en) Voltage controlled oscillator using dual modulus divider
US4258333A (en) Frequency synthesizer having a loop filter with a high cut-off frequency
US7394322B2 (en) Phase locked loop
US20020030546A1 (en) Frequency synthesizer having an offset frequency summation path
US4184122A (en) Digital phase comparison apparatus
JPH07143000A (ja) 制御可能な発振器用の回路を使用する同期クロック生成方法
US4119925A (en) Frequency synthesizer with frequency modulated output
Brennan Performance of phase-locked loop frequency synthesiser using accumulative phase detector
Stork New fractional phase-locked loop frequency synthesizer using a sigma-delta modulator
AU750763B2 (en) Frequency synthesiser
KR0145860B1 (ko) 디지탈/아나로그 변환기를 이용한 주파수 체배기
Nanda A novel error detection strategy for a low power low noise all-digital phase-locked loop
JPS5931901B2 (ja) 広帯域フエ−ズ・ロツクト・ル−プ回路
JPH0336114Y2 (ja)

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term