JPS60191503A - 周波数変調装置 - Google Patents

周波数変調装置

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JPS60191503A
JPS60191503A JP60033408A JP3340885A JPS60191503A JP S60191503 A JPS60191503 A JP S60191503A JP 60033408 A JP60033408 A JP 60033408A JP 3340885 A JP3340885 A JP 3340885A JP S60191503 A JPS60191503 A JP S60191503A
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Ii Tenpuru Robaato
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明はＲＬ’　（１ａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ　
）　＃　、？リア信号の周波数変調に関するものであり
、特に、位相ロック寺ループ（ＰＬＬ）回路により発生
されたキ　−ヤリア信号を周波数変調する周波数変調装
置に関　。
する。
〔従来技術〕
ＰＬＬ回路な用いて周波数を甘酸することは公知である
。ＰＬＬｕｏ％は、位相比較器により基準周波数に固定
される出力を有する同調可能な発石器（電圧制御発撮器
（ＶＣＯ）ｉを備えている。
位相比１！２器は２つの信号の位相差に比例する出力電
圧又は電流を発生する。位相比較器の出力信号はｖＣＯ
の制御入力端子に帰還され、ｖｃｏｔ同調するのに１史
用される。このことによりｖＣＯ出力信号カミ基準信号
と同一の周波数となる。回路内に整数Ｎで分周するブロ
ックを挿入すれば、基準周波数とＮで分周された■ＣＯ
出力周波数とが比較されることとなり、ｖＣＯの出力信
号は、基準周阪数のＮ倍となる。Ｎを変゛更することに
より基準周波数のＮ次高調波の周波数を発生させること
ができる。また、分数Ｎを用い、基準周波数の有理数倍
の周波数の信号？発生させることができる（特開昭５１
年６０１４８号参照）。前記公開特許には合成された信
号を周波数変調（ＦＭ）することが好ましいことが述べ
られている。ＰＬＬ回路は、２つの信号が一定の位相差
を保つように制御システムとしで作用する。１つの信号
に対する他の信号の１桶位はＰＬＩ、回路により除去さ
れる。ＰＬＬ。
回路がノイズをｔｔｊｌＪ御ｌ〜信号を浄化するために
用いられＣいるが、このことはま＃、　Ｐ　Ｌ　Ｌ回路
の出力信号の周波数変調された信号に対し′Ｃも機能す
る。
−１聴周波数Ｅ’ＭはＦＭ信号を２つり別個の信号線路
に分別することにより得られる。一方の線路かｖＣＯに
交流結合されており、これがＰＬＬのバンド幅より高い
周波数のＦＭ信号の主安は線路である。ＰＬＬバッド幅
内の周波数の［”Ｍは積分され、そして位相検出器の出
力部の加算ノードに供給される。位４ｕが周波数の積分
１直であるので、ＰＬＬバンド幅内の周波数の［’Ｍは
位相変調（ＰＭ）により行７．Ｃわれる。各信号線路の
利得を正確に計測することにより、１）　、Ｌ　Ｌバン
ド幅内及び外に於てＦＭ特性を平坦にすることができる
。上述した方法はＰＬＬを使用してＦＭを得る六二めに
しばしば使用されるが、その適用に際Ｉ−ではある血安
な制約がある。
ＰＬＬで得られる中心周波数から偏移させ得る周波数に
対して本来的な制約となる２つの特徴が。
ある。１つは、一般的に位相検出器が数度の範囲あるい
は数分の１ラジアンの範囲でしか直線的に動作ｌ−ない
ことである。こめことにより、許容される周波数偏移の
最大（直か、低変調率時に小さくなってしまう。第２は
、積分器が一般にその帰還路にコンデンサを有する演算
増幅器から構成されていることである。事実、積分器は
その供給電圧：例えば±ＩＯＶ〜±１５Ｖより大きな出
力を発生することができない。こめことにより、ＰＭ信
号の最大呟が決定され、更にＦＭ偏移の最大饋が制限さ
れる。
通常、町聴周波数亡変調されたＲ　Ｆ信号は比較的大き
なキャリア周波数偏移を必要とする。この様１．Ｃ場会
、変調信号の周波数に対するＶＣＯ出力信号の最大周波
数偏移り比である変調指数が大きいことが必要である。
一般に大きな変調指数は、Ｐ　Ｌ　Ｌのバンド幅なせば
め、殆どの変調をループのバンド幅外で行１工うように
構成することにより達成することができる。
狭バンド幅ループによる制約は広バンド幅ｆ）　ＬＬの
場合に比べて不安定である。狭バンド幅ループの場合に
は又、本来的にノイズ成分が多く、広バンド幅ループの
場合よりも、扇動等に起因する外部原因による刺激、ジ
ッタの影響を受けやすい。
ＰＬＬのＦ’Ｍは理想的には位相演出器及び積分器が無
限大の周波数の広帯域ループを有することである。
第４図にボした従来のＦＭ位相ロック争ループは、同調
可能なｖＣＯ５、位相検出器１９嚢び伝送関数がＦ（Ｓ
）であるルニプ・フィルタ９から構成されている。加算
ブロック３は、Ｅ’Ｍ信号入カｌとループ・フィルタ９
の出力とを加算し、ｖｃ。
５の割御人；！ｊ端子に割ｍ’ｈ圧Ｖｃを供給している
。
１／Ｎ分周ブロック１１は出力信号７の周波数Ｆｏｕｌ
　を位相比較器１９に於て基準信号２１（周波数Ｆ　ｒ
ｅｆ　）の位相翁とブロック１１の出力信号位相ダ０と
を比較する前に、ある数Ｎで分周する分周器である。位
相検出器１９の出力信号はその人力　Ｖａ＝Ｋｄ（ｕｉ
　１ｆｉｏ）の位相差に比例する電圧信号■ｄである。
但し、Ｋｄは位相・比較器の利得係数とする。
演算増幅器１５とコンデンサ１３により積分器を構成し
、人力信号ｌを積分し、加算ブロック１７に位相変８　
（Ｐ　Ｍ　）電圧Ｖｐを供給する。
ｖＣＯ５の出力周波数は制御指、圧ＶｃＩＩＣ”より決
定される。ｖＣＯの中心周波数がらの偏移はＷ千Ｋｏ　
Ｖｃで表わせる。但し、Ｋｏは■ＣＯ利得係数とする。
周波数は位相の導関数であるから、ｖＣＯ５の動作は、 ±ん−ＫｏＶ。
ｔ と表わすこ−とができる。
そしてラプラス変換すると、 Ｋｏ、Ｖｃ（Ｓ） グｏ（Ｓ）　−一下一一 となる。そして電圧Ｖ、による位相変調は」Ｎ となる。但しダＩは定数と見なせる。
出力周波数変調は位相の導関数 ＷｆＳ）＝、Ｓρｏ　（Ｓ）　でルンるのでとなる。
ＦＭ電圧Ｖ［な加算ブロック３に加えることにより発生
される周波数変調は、 従って、 Ｗ（５１”　Ｓ　＋Ｎａ　ｉ（ｄ　Ｅ”　（ＳｔＫｉを
積分器１３及び１５の利得としで、ｖｐ（ｓ）をｖｐ（
ｓ）　−Ｖｆ　（Ｓｔ　Ｋ　ｉ とすると、ループの合成レスポンスは となる。
第２図にはルーグーバンド＃ｊＪ２２より高い／？速度
周波数を通過させ、それよりも低い周波数信号を減衰さ
せるバイパス・フィルタとして動作するＰＬＬのＰＭ応
答特性をカーブ２４として示した。
第３図にループ周波数帯域２２内の信号を通過させそれ
以外の信号を減衰させるローパス・フィルタとして動作
するＰＭ応答特性を示しｔこ。
単純な場合、Ｅ’　（Ｓ）二１であれば、ループ周波数
積分器の利得Ｋｉをに、　−Ｋ　ｏ　Ｋ　ａ−とするこ
とにょす、ループ周波数の内外に於てＦ’Ｍ応答特性が
一定となる。
〔発明の目的〕
本発明は、変調指数が太き（、安定な周波数変調装置を
提供することを目的とする。
〔発明の構成〕
本発明によれは、ＦＭ入力信号に対して交流納会された
信号線路とｌ’Ｍ入力信号を積分するための直流結合さ
れた信号線路とを有しており、これによって位相（ＰＭ
）変調を行なう。位相検出器及び積分器の特性、ループ
の周波数帯域に関する制約は、ｌ／、Ｎ分周ブロック入
力からＶＣＯ出力信号の１もしくはそれ以上のサイクル
な挿入又は除去し、積分器を正確にリセットしその瞬間
の位相変位を正面に測定することにより解決することか
できる。
所定のしきい１直電圧を積分器の出力電圧が正又は負方
向に超過した時は、常に３つのモジュールのグリスケー
ラはループｌ／Ｎ分周ブロックの入力部に１つもしくは
それ以上のサイクルを挿入し、１７Ｎ分周−回路の人力
部に対する位相変化に対して２π（又は２πの整数倍）
ラジアンを除去又は挿入する。同時に積分器は積分器入
力からｌ／Ｎ分周ブロックの入力に於て除去又は挿入さ
れた位相量をキャンセルするのに等しい址を挿入又は除
去した後リセットされる。
上記した手法を用いることにより［’ＬＬの周波数特性
を直流まで伸ばすことができる。従って、システムの周
波数確度はオフセット電圧及びオーディオ信号線路のり
ケージ電流に依存することと）よる。よってｖＣＯはＰ
ＬＬ特有のノイズのない特性で位相制御された状態を保
つ。
上記したシステムはｖＣＯの中心周波数を基準周波数に
固定したり、ＶＣＯ出力信号の中心周波数を合成するよ
うに制御することはできない。というのは、積分器のオ
フセント電流は中心周波数のシフトに変換されフエいか
らである。中心周波数がドリフトするのを防止するため
に、積分器用演算増幅器には直流帰還を設けである。ま
た挿入又は除去されたパルス数に比例する信号をフィー
ド・バックさせるためにカウンタとデジタル・アナログ
・コンバータ（ＤＡＣ）を設けてあり、その瞬間の位相
偏移に正確に比例する信号をフィード・バックすること
ができる。
上述したフィード拳バック技術により、大きな偏移かつ
任意の３ｄＢ周波数に対してドリフトのない合成された
真の中心周波薮を作り出すことができる。パルス・カウ
ンタ、１）ＡＣ及び直流フィード・バンクが同調した時
、直流Ｆ’Ｍが供給される。
〔犬施例〕
第１図は本発明による一実施例を示す図である。
基本的な位４Ｉロック・ループは第４図に示した従来技
術のものと同一である。演算増幅器５２とコンデン？５
０で積分器５１を構成している。積分器５１はＥ’Ｍ入
力電圧３０に対して動作する。積分器５１の出力電圧か
所定の高しきい１直電圧と交差する時は常に、コンパレ
ータ６２がこれを検出し第１パルスを出力する。積分器
５１の出力電圧が所定の低しきい１直電圧と交差する時
は常に、も５１つのコンパレータ６４がこれを検出し第
２パルスを出力する。続くロジック回％６６はこれらの
第１．第２パルスにより、ｌ／Ｎ分世万世カウンタ４４
力からパルス除去回路４０によりパルスを除去したり、
又はパルス追加回路４２によりパルスを加えたりする。
これらパルス除去回路４０及びパルス追加回路４２は、
ｌ／２分周回路に続く６ビツトのリングルカウンタから
７ｊるプリスケーラで構成されている。通常、リング・
カウンタは係数が５に設定されており、１７２分周回路
と共に１　’／　１０の分周回路を構成している。第１
パルスによりリング・カウンタがｌ”ｌ−イ・クルのみ
係数が６に、次のサイクルは係数が５に設定され、ｌ／
１１分周回路を一時的に形成し、分周カウンタ４４の入
力から１パルスを除去する。第２ノくルスにより、リン
グ・力２ンタが１サイクルのみ係数が４に、次のサイク
ルは係数が５に設定され１／９分７ｔｌｄｌｉＪ路を一
時的に形成し７、分周カウンタ４４の入力に１パルスを
追加する。ｌパルスを追加又は除去することにより分周
カウンタ４４に対する入力信号に対して〃目算された２
πの位相シフトを行なうことができる。
パルスが加算又は減算されるときは常に、ロジック回路
６６により電流源５６．又は５４がターン・オンされ、
積分器５１に正確な址の電荷を加算ノードで注入し、分
周カウンタ４４の入力で・２πの変化を生じさせオフセ
ントを行なう。
上述しｔこよ゛うに動作する時、ＰＬＬは直流結合され
ｔ、＝　Ｆ　Ｍ信号を出力する。積分器のドリフトをゼ
ロとすることは不可能であるので、入力に電圧がない場
合でも１）　Ｌ　Ｌはその中心周波数からのオフセット
を有する。
積分器の人力の任意のオフセット電流が中心周波数のド
リフトとなって表われるので、演算増幅器５２に直流フ
ィードバンクを設は積分器の変曲点を直流域から遠ざり
゛ることにより、積分器のドリフトを除去する。リセッ
ト、パルスの除去および追加を行なうことにより積分器
の特性が非直線と１．ｃっでしまう。回路特性を再び直
線化するために、ＶＣＯ３’４に於げる真の瞬間的位相
偏移に比例する信号が積分器５１に帰還されている。
このため、積分器５１のコンデンサ５０と並列に帰還抵
抗器が設けられている。変調条件としては、積分器５１
はその極低周波数に於て帰還抵抗として非常に大きな匝
のものを必要とする。抵抗器５３．５５及び５７により
形成される電圧分割器は所躍の電圧−電流変換係数を有
する直流帰還経路を形成する。抵抗器５３．５７及び５
９に添ったアップ／ダウン・カウンタ６１及びデジタル
・アナログ拳コンバータ（ＤＡＣ）６０によりＶ、ＣＯ
３４の出力に加算又は減算された全部のパルス数に比例
する電流帰還が得られる。
積分器５１の出力から入力へのＤＣ帰還をスイッチ５８
により中断することにより直流結合Ｅ”Ｍが得られる。
スイッチ５８が開くと、アップ／ダウンｅカウンタ６１
のカウント−イネーブル信号によりカウンタが計数を中
止し、ＰＬＬの出力周波・数は直流入力電圧で変化する
ようになり、−万ＰＬＬは基準周波数に固定されている
。スイッチ５８が閉じられると５真に合成された中心周
波数の交流結合ＦＭが得られる。
上記の方法により任意の積分器特性変曲一点が得られる
一方、又中心°周波数から大きく偏移させることもでき
る。ｌＯビットＤＡＣ６０及びアップ／ダウン・カウン
タ６１により±５１２カウントの偏移を発生させること
ができ、各カウントが２πの位相に対応している。
第１図及び第５図に於て、直流納会ＦＭモードの時、以
下のように動作する。入力信号８０が方形波の場合、理
想的な積分器の出力信号８１は三角形となる。積分器５
１の出力信号８２があらかじめ設定した高しきい１直８
６まで増加すると、コンパレータ６２が第１パルス８３
を発生し、続いてロジック回路６６が電流＃Ｓ５６をタ
ーン−オンし、積分器出力信号８７をリセットするため
に積分器５１に正確な電流を供給する。入力信号８０が
負となると、積分器５１の出力信号８２は負の方向に増
加しあ′らかしめ設定された低しぎい喧８８に達し、コ
ンパレータ６４が第２パルス８４を発生し、続いてロジ
ック回路６６が電流源５４をターン・オンし、積分器５
１をリセットする。
第１図及□び第６図に於て、交流結合ＦＭモードの時、
以下のように動作する。入力信夛、９１が一定の時、埋
叫的１よ積分器の出力信号９２は一定の割合で増加する
勾配の信号であり、直流＃還′亀流９３も一定の割合で
増加する勾配の信号である。
第１図に示したＰＬＬ回路の積分器５１は入力信号９４
が一定の時、常に高しきい呟と交差しｔこ時リセットす
る出力電圧９５を発生する。直流帰還電流９６は積分器
５工の出力電圧９５に続くノコギリ波形である。ＤＡＣ
６０の電流出力は階段状波９７である。抵抗器５３，５
５，５７及び５９からなる抵抗網により２つの帰還電流
９６及び９７が加算され、理想的な積分器の直流帰還−
９３と整合する再構築された位相帰還電流９８が発生さ
れる。
帰還電流は、ＶＣＯ３４の出力に於ける瞬間位相オフセ
ットに比例する電流と考えることができる。
〔発明の効果〕
本発明によれば、低雑音で安定な周波数変調装置を提供
できる。
【図面の簡単な説明】
第１図は、本発明の周波数変調装置のブロック図。 第２図、第３図は、従来の周波数変調装置の特性図。 第４図は、従来の周波数変調装置のブロック図。 第５図、第６図は、本発明の周波数変調装置のタイミン
グ図。 ３４：ＶＣＱ ３８：ループフィルタ ４０：パルス除去回路 ４２：パルス追加回路 ４８二位相検出器 ５１　：イｌｔ分器 ６２．６４　：コノパレータ ６０：ＤＡＣ’ ６１ニアノブ／ダウン・カウンタ ー６６：ロジック回路。 出願人　イ黄河叱ニーレット・パンカード株式会社代理
人　弁理士　畏　谷　川　次　男 ／コー　′− ２２ ＦＩＧ　２ ノ千　“− ２ ＦＩＧ　３ 〜　ゝ ＋ｆ　鎖　の （ｙ）　ｅｌ）　”

Claims (1)

    【特許請求の範囲】
  1. 制御信号に関連する周波数の第１信号を出力する信号源
    と、前記第１信号を分周し第２信号を出力する分周器と
    、前記第２信号と基準信号とを比較し第３信号を出力す
    る比較器と、人力信号を積分した第４信号を出力する積
    分器と、前記第３、第４信号ケ加算した第５信号を出方
    する第１加算器と、前記入力１ゴ号と前記第５信号とを
    加算し前記制御信号を出力する第２加、Ｗ、器と、Ａｉ
    Ｊ記第４信号がｔ９ｒ定１１σになっｔことき前記第２
    信号から所定サイクルｖ）　／＜　／Ｌ／スを除去若し
    くは追加し、前記パルスの除去若Ｌ　＜は追加に関連す
    る所定電流を前記積分器に供給する制御部とかり成る周
    波数変調装置。
JP60033408A 1984-02-21 1985-02-21 周波数変調装置 Granted JPS60191503A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US581767 1984-02-21
US06/581,767 US4546331A (en) 1984-02-21 1984-02-21 Frequency modulation in a phase-locked loop

Publications (2)

Publication Number Publication Date
JPS60191503A true JPS60191503A (ja) 1985-09-30
JPH0525401B2 JPH0525401B2 (ja) 1993-04-12

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ID=24326476

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Application Number Title Priority Date Filing Date
JP60033408A Granted JPS60191503A (ja) 1984-02-21 1985-02-21 周波数変調装置

Country Status (5)

Country Link
US (1) US4546331A (ja)
EP (1) EP0153195B1 (ja)
JP (1) JPS60191503A (ja)
AU (1) AU560644B2 (ja)
DE (1) DE3579604D1 (ja)

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