JPS5931901B2 - 広帯域フエ−ズ・ロツクト・ル−プ回路 - Google Patents
広帯域フエ−ズ・ロツクト・ル−プ回路Info
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- JPS5931901B2 JPS5931901B2 JP51045374A JP4537476A JPS5931901B2 JP S5931901 B2 JPS5931901 B2 JP S5931901B2 JP 51045374 A JP51045374 A JP 51045374A JP 4537476 A JP4537476 A JP 4537476A JP S5931901 B2 JPS5931901 B2 JP S5931901B2
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- JP
- Japan
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- frequency
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- signal
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Links
- 238000007493 shaping process Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 238000012886 linear function Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/101—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明は広帯域のロックレンジを有するフェーズ・ロッ
クド・ループ回路に関する。
クド・ループ回路に関する。
従来のフェーズ・ロックド・ループ（以下ＰＬＬという
）回路は、入力信号ｆ１ と電圧制御発振器ｖＣＯの出
力信号ｆ。
）回路は、入力信号ｆ１ と電圧制御発振器ｖＣＯの出
力信号ｆ。
との位相を位相比較器で比較し、その比較出力をローパ
スフィルタを通してＶＣＯに加えてその発振周波数ｆ。
スフィルタを通してＶＣＯに加えてその発振周波数ｆ。
を制御し、周波数、位相ともに入力信号ｆ１に追従させ
るような負帰還ループを基本構成としている。
るような負帰還ループを基本構成としている。
かかるＰＬＬ回路の構成要素のひとつである位相比較器
には、アナログ型、ディジタル型の２種類がある。
には、アナログ型、ディジタル型の２種類がある。
アナログ型は所謂アナログ乗算器を使用したもので、そ
の出力は２人力信号の和と差の成分となる。
の出力は２人力信号の和と差の成分となる。
このうち和の成分をローパスフィルタで除いて差成分す
なわち低周波のビート信号をｖＣＯの制御信号とするわ
けであるが、２人力信号の周波数が離れすぎると、ロー
パスフィルタの減衰が大きくなり、十分な負帰還がかか
らず、ロックできなくなる。
なわち低周波のビート信号をｖＣＯの制御信号とするわ
けであるが、２人力信号の周波数が離れすぎると、ロー
パスフィルタの減衰が大きくなり、十分な負帰還がかか
らず、ロックできなくなる。
すなわちアナログ型位相比較器を用いたＰＬＬ回路はロ
ーパスフィルタの制限する帯域においてのみロックが可
能であり、広帯域、特にオーディオ信号（２０Ｈｚ〜２
００ＫＨｚ）帯域のような広帯域のロックレンジを持た
せることはできない０ これに対してディジタル型は、２信号の位相差が非常に
大きい場合直流電圧信号が出るために、理論的には入力
信号に対しＶＣＯの発振周波数がどのようにずれてもｖ
ＣＯの可変範囲内であればロックする。
ーパスフィルタの制限する帯域においてのみロックが可
能であり、広帯域、特にオーディオ信号（２０Ｈｚ〜２
００ＫＨｚ）帯域のような広帯域のロックレンジを持た
せることはできない０ これに対してディジタル型は、２信号の位相差が非常に
大きい場合直流電圧信号が出るために、理論的には入力
信号に対しＶＣＯの発振周波数がどのようにずれてもｖ
ＣＯの可変範囲内であればロックする。
しかしローパスフィルタの時定数のために出力信号の立
上りが遅く、このため入力信号のｎ倍でロックしたり、
またはランプ波形で周波数変調された信号でロックする
などの誤動作がみられる。
上りが遅く、このため入力信号のｎ倍でロックしたり、
またはランプ波形で周波数変調された信号でロックする
などの誤動作がみられる。
従って広帯域のｒンクレンジを有するためには、帰還路
に一際時定数をもたせないようにして高速応答にする必
要がある。
に一際時定数をもたせないようにして高速応答にする必
要がある。
また帰還量ループゲインについては、従来の狭帯域での
使用においてはそれが一定とみなせる範囲であったため
にロックが可能であったが広帯域においてはもはや一定
とみなせないため、全帯域で帰還量が同じ割合でかかる
ような対策を施こさなければ広帯域でのＰＬＬ回路は実
現できない。
使用においてはそれが一定とみなせる範囲であったため
にロックが可能であったが広帯域においてはもはや一定
とみなせないため、全帯域で帰還量が同じ割合でかかる
ような対策を施こさなければ広帯域でのＰＬＬ回路は実
現できない。
本発明は斯かる点に鑑みてなされたもので、帰還路に一
際時定数をもたせないようにして高速応答を実現すると
ともに、帰還量が入力信号周波数の変化の割合に対して
、全帯域において同じ割合で帰還を施こすことにより広
帯域のロックレンジを有することのできるＰＬＬ回路を
提供することを目的とするものである。
際時定数をもたせないようにして高速応答を実現すると
ともに、帰還量が入力信号周波数の変化の割合に対して
、全帯域において同じ割合で帰還を施こすことにより広
帯域のロックレンジを有することのできるＰＬＬ回路を
提供することを目的とするものである。
すなわち本発明は入力信号をその周波数に対応した電圧
に変換し、これを対数化した後上記入力信号とｖＣＯ出
力信号との位相差のみに比例した位相比較出力とで加算
し、得られた信号を指数化してこれをｖＣＯの制御信号
とするＰＬＬ回路を提供するものである。
に変換し、これを対数化した後上記入力信号とｖＣＯ出
力信号との位相差のみに比例した位相比較出力とで加算
し、得られた信号を指数化してこれをｖＣＯの制御信号
とするＰＬＬ回路を提供するものである。
以下本発明を図面を参照して詳細に説明する。
第１図は本発明に係る広帯域ＰＬＬ回路の一実施例を示
すブロック図である。
すブロック図である。
周波数ｆ１なる入力信号は入力端子１１に印加され周波
数−電圧変換器１２に導かれる。
数−電圧変換器１２に導かれる。
この周波数−電圧変換器１２は入力信号をその周波数ｆ
１に対応した電圧ｖ１に変換する。
１に対応した電圧ｖ１に変換する。
変換して得られた信号ｖ１は次に対数回路１３に導かれ
対数化される。
対数化される。
対数化された信号は加算回路１４に送られ後述の位相比
較出力ｖ２とで加算される。
較出力ｖ２とで加算される。
加算して得られた信号は指数回路１５で指数化される。
この指数化された信号ｖ３は電圧制御発振器ｖＣ０１６
に加えられ、このｖＣＯの発振周波数を制御する。
に加えられ、このｖＣＯの発振周波数を制御する。
このＶＣＯ１６の周波数ｆ。
の発振信号は出力端子１７に導かれるとともに、位相比
較回路１８に加えられる。
較回路１８に加えられる。
この位相比較回路１８には他方前記入力信号が加えられ
ている。
ている。
位相比較回路１８は後述のように上記２つの信号の位相
を一波長ごと比較し、周波数にかかわらず位相差のみに
比例した位相比較出力ｖ２を発生する。
を一波長ごと比較し、周波数にかかわらず位相差のみに
比例した位相比較出力ｖ２を発生する。
この出力ｖ２は前記のように加算回路１４に送られ対数
回路１３の出力と加算される。
回路１３の出力と加算される。
上記構成において周波数−電圧変換器１２の出力ｖ１と
位相比較回路１８の出力■２とは但しＬ：Ｆ／Ｖ変換係
数 △Ｐ：ｆ１とｆ。
位相比較回路１８の出力■２とは但しＬ：Ｆ／Ｖ変換係
数 △Ｐ：ｆ１とｆ。
の位相数と表わされ、更に前記位相比較回路１８は前述
のように入力信号周波数ｆ１にかかわらず２信号の位相
差のみに比例した出力■２を発生するから、を満足する
。
のように入力信号周波数ｆ１にかかわらず２信号の位相
差のみに比例した出力■２を発生するから、を満足する
。
従ってＶＣＯ１６の制御信号である指数回路１５の出力
ｖ３は Ｖｓ ＝ ｅｘｐ（ｌｏｇ Ｖｔ ＋ Ｖ２ ）−Ｖｌ
ｅｘｐ Ｖ２ −Ｌ−ｆ１ｅＸｐＶ（△ｐ ） −（３）すなわち帰
還に寄与する量がｆｌの一次関数で表わされる。
ｖ３は Ｖｓ ＝ ｅｘｐ（ｌｏｇ Ｖｔ ＋ Ｖ２ ）−Ｖｌ
ｅｘｐ Ｖ２ −Ｌ−ｆ１ｅＸｐＶ（△ｐ ） −（３）すなわち帰
還に寄与する量がｆｌの一次関数で表わされる。
従ってとなる。
このことはいかなる周波数においても帰還量が一定であ
ることを示している。
ることを示している。
即ち本実施例の構成によると、安定に動作する広帯域な
ＰＬＬ回路が実現できる。
ＰＬＬ回路が実現できる。
次に前記位相比較回路１８について説明する。
位相比較回路１８は前述のように、入力信号ｆ１とＶＣ
Ｏ出力出力信号上を１波長ごとその位相を比較し、入力
信号の周波数にかかわらずその位相差のみに比例した位
相比較出力ｖ２を発生するものであり、このような位相
比較回路は例えば第２図の如く構成される。
Ｏ出力出力信号上を１波長ごとその位相を比較し、入力
信号の周波数にかかわらずその位相差のみに比例した位
相比較出力ｖ２を発生するものであり、このような位相
比較回路は例えば第２図の如く構成される。
すなわち入力信号ｆ１とＶＣＯ出力出力信号上をそれぞ
れ波形整形回路２１２２に印加してそれぞれ第３図ａ、
ｂの矩形波を得る。
れ波形整形回路２１２２に印加してそれぞれ第３図ａ、
ｂの矩形波を得る。
これらの信号は次に位相比較波形成形回路２３に供給さ
れる。
れる。
この位相比較波形成形回路２３は例えばフリップフロッ
プ回路で構成され、前記波形整形された信号ｆ１．ｆｏ
の後縁（立下り）でセット及びリセットされる。
プ回路で構成され、前記波形整形された信号ｆ１．ｆｏ
の後縁（立下り）でセット及びリセットされる。
従ってこの位相比較波形成形回路２３の出力には第３図
Ｃに示す出力パルスが得られる。
Ｃに示す出力パルスが得られる。
この出力パルスＣはとりもなおさず信号ｆ１とｆ。
との位相差を示している。この出力信号は次に積分電圧
波形成形回路２４に供給される。
波形成形回路２４に供給される。
この積分電圧波形成形回路２４は第４図に示すように、
ベースに前記位相比較波形成形回路２３の出力パルスＣ
が印加され、コレクタに前記周波数−電圧変換器２２の
出力ｖ１が供給されるトランジスタ４１により構成され
、前記出力パルスＣの正の期間だけ周波数−電圧変換器
２２の出力ｖ１を次段積分回路２５に供給する。
ベースに前記位相比較波形成形回路２３の出力パルスＣ
が印加され、コレクタに前記周波数−電圧変換器２２の
出力ｖ１が供給されるトランジスタ４１により構成され
、前記出力パルスＣの正の期間だけ周波数−電圧変換器
２２の出力ｖ１を次段積分回路２５に供給する。
積分回路２５は第４図に示すように前記積分電圧波形成
形回路２３を構成するトランジスタ４１のコレクタに接
続された演算増幅器４２及びこの増幅器の入出力端に設
けられたコンデンサ４３とからなる積分器とコンデンサ
４３の充電された電荷を放電するための放電制御用のト
ランジスタ４４とから構成される。
形回路２３を構成するトランジスタ４１のコレクタに接
続された演算増幅器４２及びこの増幅器の入出力端に設
けられたコンデンサ４３とからなる積分器とコンデンサ
４３の充電された電荷を放電するための放電制御用のト
ランジスタ４４とから構成される。
従ってこの積分回路２５は前記位相比較波形成形回路２
３の出力パルス期間に供給される周波数−電圧変換器出
力ｖ１を積分する。
３の出力パルス期間に供給される周波数−電圧変換器出
力ｖ１を積分する。
この積分電圧は前記積分期間経過後所定の期間保持され
た後、積分時間波形整形回路２６からの出力信号ｄにて
トランジスタ４４をオンすることにより放電される。
た後、積分時間波形整形回路２６からの出力信号ｄにて
トランジスタ４４をオンすることにより放電される。
従って積分波形は第３図ｅのようになる。
この積分出力は次にサンプルホールド回路２７に送られ
る。
る。
このサンプルホールド回路２７にはサンプルパルス波形
成形回路２８から第３図ｆの如きタイミングのサンプル
信号が供給される。
成形回路２８から第３図ｆの如きタイミングのサンプル
信号が供給される。
そしてこのサンプル信号にて前記積分出力の頂部電圧値
がサンプルホールドされる（第３図ｇ）。
がサンプルホールドされる（第３図ｇ）。
かかるサンプルホールド回路２７の出力（第３図ｇ）は
位相比較電圧ｖ２として出力端子２９に取り出される。
位相比較電圧ｖ２として出力端子２９に取り出される。
ここでは〒１と〒。とがロックしている場合を示したた
め毎回同じ電圧値をサンプリングすることになりｖ２は
一定となったが、ｆ、とｆ。
め毎回同じ電圧値をサンプリングすることになりｖ２は
一定となったが、ｆ、とｆ。
のタイミングが変化すれば、それだけ違った電圧値をサ
ンプリングすることになり、位相比較回路の動作をする
ことになる。
ンプリングすることになり、位相比較回路の動作をする
ことになる。
このように本構成では、信号ｆ１． ｆｏを一波長毎位
相比較し、その位相差に応じた電圧Ｖ２を一波長毎逐一
発生するような構成を有している。
相比較し、その位相差に応じた電圧Ｖ２を一波長毎逐一
発生するような構成を有している。
上記構成において積分出力はロックされている状態でそ
の入力信号周波数をｆｌとし、Ｔ−△ｐ／ｆ ｔとおく
と と表わされる。
の入力信号周波数をｆｌとし、Ｔ−△ｐ／ｆ ｔとおく
と と表わされる。
上式が示す如く、積分波形の傾きはＣ，Ｒで決まるが、
これらを一定とすれば、周波数ｆ１に関係なく、ｆｌと
ｆ。
これらを一定とすれば、周波数ｆ１に関係なく、ｆｌと
ｆ。
の位相差のみに比例した出力が得られる。
このように本発明によれば、いかなる周波数においても
帰還量を一定にすることができるため広帯域においてロ
ックが可能になる。
帰還量を一定にすることができるため広帯域においてロ
ックが可能になる。
しかも−波長ごとに位相比較を行なう方法をとっている
ために、広帯域において従来のＰＬＬ回路のように入力
信号のｎ倍でロックしたり、ランプ波形で周波数変調さ
れた信号でロックするなどの誤動作がなくなる。
ために、広帯域において従来のＰＬＬ回路のように入力
信号のｎ倍でロックしたり、ランプ波形で周波数変調さ
れた信号でロックするなどの誤動作がなくなる。
従って安定でかつｒンクレンジの広いＰＬＬを実現する
ことができる。
ことができる。
また入力信号の対数化しているので加算回路１４のダイ
ナミックレンジが問題とならないという効果がある。
ナミックレンジが問題とならないという効果がある。
また本発明によれば広いロックレンジ（例えば１０００
倍）を有するハーモニックジェネレータを構成すること
ができる。
倍）を有するハーモニックジェネレータを構成すること
ができる。
即ち第５図に示すようにＶ６Ｏ１３の出力端と位相比較
回路１８の入力端間に分周器５１を挿入してＶＣＯ１６
の出力を１／Ｎに分周し、これと入力信号ｆ１と位相比
較すれば、出力ｆ。
回路１８の入力端間に分周器５１を挿入してＶＣＯ１６
の出力を１／Ｎに分周し、これと入力信号ｆ１と位相比
較すれば、出力ｆ。
にはＮｆ、という周波数を得ることができる。
また第６図に示すように入力信号ｆ１を分周器５２で１
／Ｎに分周して位相比較回路１８に加えてＶＣＯ１６の
出力と位相比較すれば出力ｆ。
／Ｎに分周して位相比較回路１８に加えてＶＣＯ１６の
出力と位相比較すれば出力ｆ。
としてｆ１／Ｎの周波数を得ることができる。
尚、その他の構成及び動作については第１図のものと同
じなので第１図に相応する部分に同一符号を付しその説
明は省略する。
じなので第１図に相応する部分に同一符号を付しその説
明は省略する。
第１図は本発明に係るＰＬＬ回路の一実施例を示すブロ
ック図、第２図は上記実施例に使用する位相比較回路の
構成を示すブロック図、第３図はこの位相比較回路の各
部波形図、第４図は上記位相比較回路で用いる積分回路
の構成を示す結線図、第５図及び第６図は本発明を応用
したハーモニックジェネレータの構成を示すブ田ンク図
である。 １２・・・−・・周波数−電圧変換器、１３・・・・・
・対数回路、１４・・・・・・加算回路、１５・・・・
・・指数回路、１６、・８００．電圧制御発振器、１８
・・・・・・位相比較回路、ｆｌ・・・・・・入力信号
周波数、ｆｏ・・・・・・出力信号周波数。
ック図、第２図は上記実施例に使用する位相比較回路の
構成を示すブロック図、第３図はこの位相比較回路の各
部波形図、第４図は上記位相比較回路で用いる積分回路
の構成を示す結線図、第５図及び第６図は本発明を応用
したハーモニックジェネレータの構成を示すブ田ンク図
である。 １２・・・−・・周波数−電圧変換器、１３・・・・・
・対数回路、１４・・・・・・加算回路、１５・・・・
・・指数回路、１６、・８００．電圧制御発振器、１８
・・・・・・位相比較回路、ｆｌ・・・・・・入力信号
周波数、ｆｏ・・・・・・出力信号周波数。
Claims (1)
- １ 人力信号をその周波数に対応した電圧に変換する周
波数−電圧変換器と、この変換器の出力を対数化する対
数回路と、この対数回路の出力と、位相比較出力とを加
算する加算器と、この加算器の出力を指数化する指数回
路と、この指数回路の出力電圧に対応した周波数の出力
信号を発生する電圧制御発振器と、この発振器の出力と
前記入力信号との位相を一波長ごと比較し、その位相差
だけに比例した前記位相比較出力を発生する位相比較器
とを備えることを特徴とする広帯域フエー久ロックド・
ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51045374A JPS5931901B2 (ja) | 1976-04-23 | 1976-04-23 | 広帯域フエ−ズ・ロツクト・ル−プ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51045374A JPS5931901B2 (ja) | 1976-04-23 | 1976-04-23 | 広帯域フエ−ズ・ロツクト・ル−プ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52129358A JPS52129358A (en) | 1977-10-29 |
| JPS5931901B2 true JPS5931901B2 (ja) | 1984-08-04 |
Family
ID=12717482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51045374A Expired JPS5931901B2 (ja) | 1976-04-23 | 1976-04-23 | 広帯域フエ−ズ・ロツクト・ル−プ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5931901B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0367102U (ja) * | 1989-11-01 | 1991-06-28 | ||
| WO2018221117A1 (en) | 2017-05-29 | 2018-12-06 | Henkel Japan Ltd. | Aqueous bonding composition |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5443471U (ja) * | 1977-08-30 | 1979-03-24 | ||
| JP2518148B2 (ja) * | 1993-03-12 | 1996-07-24 | 日本電気株式会社 | クロック従属同期方法 |
-
1976
- 1976-04-23 JP JP51045374A patent/JPS5931901B2/ja not_active Expired
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0367102U (ja) * | 1989-11-01 | 1991-06-28 | ||
| WO2018221117A1 (en) | 2017-05-29 | 2018-12-06 | Henkel Japan Ltd. | Aqueous bonding composition |
| KR20200012940A (ko) | 2017-05-29 | 2020-02-05 | 헨켈 아게 운트 코. 카게아아 | 수계 접착용 조성물 |
| US11485883B2 (en) | 2017-05-29 | 2022-11-01 | Henkel Ag & Co., Kgaa | Aqueous bonding composition |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52129358A (en) | 1977-10-29 |
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