JP2001274678A - デジタル位相同期ループ回路 - Google Patents

Abstract

(57)【要約】 【課題】デジタルＰＬＬ回路において、多段接続された
単位遅延素子の遅延出力引き出し位置を変更する時にＰ
ＬＬ出力クロックにハザードが発生しないようにする。 【解決手段】多段接続された単位遅延素子DL0 〜DLn の
遅延出力引き出し位置をアドレス信号に基づいて選択
し、選択出力を反転させて単位遅延素子の初段に入力す
る周波数可変型のリングオシレータ20と、単位遅延素子
の所望段の出力信号を分周して基準信号と位相を比較
し、比較結果に応じてアドレス信号を生成することによ
り、アドレス変更時には変更前のアドレスよりも大きい
アドレスの遅延出力信号に同期させる制御信号生成回路
30とを具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
形成されたデジタル位相同期ループ（ＰＬＬ）回路に係
り、特に多段接続された単位遅延素子の遅延出力引き出
し位置を選択可能な周波数可変型のリングオシレータを
用いたＰＬＬ回路に関するもので、各種の大規模集積回
路（ＬＳＩ）に使用されるものである。

【０００２】

【従来の技術】図７は、従来のデジタルＰＬＬ回路を示
すブロック図である。

【０００３】このデジタルＰＬＬ回路は、システムクロ
ックおよび制御用クロックを別系統の出力として取り出
す可変クロック生成回路80と、制御信号生成回路90とで
構成されている。

【０００４】図８は、図７中の可変クロック生成回路80
の一例および制御信号生成回路90の一部を示すブロック
図である。

【０００５】この可変クロック生成回路80は、多段接続
された単位遅延素子DL0 〜DLn と、単位遅延素子DL0 〜
DLn の各出力信号が複数の入力ノードに入力し、それを
制御入力ノードに入力する遅延出力引き出し位置選択指
定用のアドレス信号に基づいて択一的に選択して出力ノ
ードに接続する（単位遅延素子DL0 〜DLn の遅延出力引
き出し位置を選択する）マルチプレクサ81と、このマル
チプレクサ81の出力信号が入力する二段のバッファ回路
82、83と、この二段のバッファ回路82、83の後段側と初
段の単位遅延素子DL0 との間に挿入されたインバータ回
路84とからなる。

【０００６】上記単位遅延素子DL0 〜DLn のうちで初段
DL0 からマルチプレクサ81により選択された遅延出力引
き出し位置までの遅延素子、マルチプレクサ81、二段の
バッファ回路82、83、インバータ回路84の閉ループによ
りリングオシレータが形成されている。この場合、マル
チプレクサ81はリングオシレータ内の単位遅延素子の使
用段数を選択可能であるので、遅延素子選択方式の周波
数可変型のリングオシレータを形成している。

【０００７】そして、上記可変クロック生成回路80から
第１のクロックおよび第２のクロックが別系統の出力と
して取り出され、第１のクロックはＬＳＩ内のデジタル
ＰＬＬ以外の回路のシステムクロックとして使用され、
第２のクロックはデジタルＰＬＬ自身の制御用クロック
として使用される。即ち、二段のバッファ回路82、83の
うちの前段側のバッファ回路82の出力がバッファ回路85
を経てシステムクロックとして供給され、後段側のバッ
ファ回路83の出力がバッファ回路86を経て制御用クロッ
クとして供給される。

【０００８】図９は、図７中の制御信号生成回路90の一
例を示すブロック図である。

【０００９】この制御信号生成回路90は、前記制御用ク
ロックが入力し、これを1/N 分周する分周回路91と、こ
の分周回路91の分周出力を位相基準クロック入力と位相
比較し、比較結果に対応した制御信号を生成する周波数
（位相）比較回路92と、この位相比較回路92の比較出力
および前記分周回路91の分周出力が入力し、マルチプレ
クサ81の入力の選択を制御するための遅延出力引き出し
位置選択用のアドレス信号を生成するアドレス信号生成
回路93とからなる。

【００１０】上記構成の遅延素子選択方式のデジタルＰ
ＬＬ回路において、遅延出力引き出し位置選択用のアド
レス信号を変更する際、変更前と変更後とでマルチプレ
クサ81の複数の入力ノードの選択位置（遅延出力引き出
し位置）が異なる。したがって、遅延出力引き出し位置
を変化させると、リングオシレータの閉ループの遅延時
間量が変化して発振周波数が変化する。

【００１１】ところで、アドレス変更を行う際、マルチ
プレクサ81の入力ノード、マルチプレクサ81の内部、複
数段のバッファ回路82、83、86および制御信号生成回路
90を経て再びマルチプレクサ81の入力ノードに到達する
までの信号経路の長さ（信号伝達時間）が単位遅延素子
の遅延出力引き出し位置に応じて異なる。しかも、上記
信号伝達時間は、デジタルＰＬＬ回路の使用環境（例え
ば電源電圧、周囲温度）によって時々刻々とアナログ的
に変化するので、アドレス変更を行う際の遅延出力引き
出し信号の切り換えタイミング（遅延出力引き出し位置
の切り換えタイミング）の設定が重要である。

【００１２】図１０は、図７中の可変クロック生成回路
80のアドレス変更のタイミングを示す波形図である。な
お、アドレス変更を円滑に行うために、通常は、隣りの
アドレスに移動する動作を所望のアドレスに到達するま
で必要な回数だけ繰り返す。

【００１３】まず、アドレス変更により、マルチプレク
サ81の入力ノードImの信号Amから入力ノードIm-1の信号
Am-1ヘ選択を切り換える場合について考える。この場合
には、入力信号Amは入力信号Am-1よりも位相が常に遅れ
ており、例えば図１０中の時刻T1に示すようなアドレス
変更のタイミングに関係なく、マルチプレクサ81の入力
信号の切り換えは、"H" レベルから"H" レベルまたは"
L" レベルから"L" レベルへの同相レベル間の切り換え
を行うので、可変クロック生成回路80の出力クロックに
ハザード（ひげ状のパルス信号）は発生しない。

【００１４】次に、マルチプレクサ81のアドレス変更に
より、入力ノードImの信号Amから入力ノードIm+1の信号
Am+1ヘ選択を切り換える場合を考える。この場合、図１
０中のE-F 間の時刻T2では、入力信号Amの"L" レベルか
ら入力信号Am+1の"H" レベルへの逆相レベル間の切り換
えを行うことになるので、可変クロック生成回路80の出
力クロックにハザードが発生する。同様に、図１０中の
B-C 間の時刻T3では、入力信号Amの"H" レベルから入力
信号Am+1の"L" レベルへの逆相レベル間の切り換えを行
うことになるので、可変クロック生成回路80の出力クロ
ックにハザードが発生する。

【００１５】このように遅延出力引き出し位置の変更に
よる周波数遷移時にＰＬＬ出力クロックにハザードが発
生すると、リングオシレータの閉ループを永久に伝播し
続けるので、ＰＬＬ出力クロックが供給される後段の回
路が誤動作する。

【００１６】

【発明が解決しようとする課題】上記したように従来の
デジタルＰＬＬ回路の可変クロック生成回路は、遅延出
力引き出し位置選択指定用のアドレスを１つ大きいアド
レスに変更した場合に出力クロックにハザードが発生す
る場合があるという問題があった。

【００１７】本発明は上記の問題点を解決すべくなされ
たもので、多段接続された単位遅延素子の遅延出力引き
出し位置の変更による周波数遷移を行うためアドレス変
更を行う時に、ＰＬＬ出力クロックにハザードが発生し
なくなるデジタル位相同期ループ回路を提供することを
目的とする。

【００１８】

【課題を解決するための手段】本発明の第１のデジタル
位相同期ループ回路は、多段接続された単位遅延素子の
遅延出力引き出し位置をアドレス信号に基づいて選択
し、選択出力を反転させて前記単位遅延素子の初段に入
力する発振周波数可変型のリングオシレータと、前記単
位遅延素子の所望段の出力信号を分周して基準信号と位
相を比較し、比較結果に応じて前記アドレス信号を生成
することにより、アドレス変更時には変更前のアドレス
よりも大きいアドレスの遅延出力信号に同期させる制御
信号生成回路とを具備することを特徴とする。

【００１９】本発明の第２のデジタル位相同期ループ回
路は、多段接続された単位遅延素子の遅延出力引き出し
位置を選択可能なリングオシレータを用いてなり、他の
回路で使用されるシステムクロックおよび該ＰＬＬ回路
自身で使用される制御用クロックを別系統に出力する可
変クロック生成回路と、前記可変クロック生成回路から
供給される制御用クロックに同期して第１のアドレス信
号および第２のアドレス信号を生成し、前記可変クロッ
ク生成回路の制御信号として供給する制御信号生成回路
とを具備し、前記可変クロック生成回路は、多段接続さ
れた単位遅延素子と、前記多段接続された単位遅延素子
の各段出力信号の少なくとも一部が複数の入力ノードに
入力し、制御入力ノードに入力する遅延出力引き出し位
置選択指定用の第１のアドレス信号に基づいて前記複数
の入力ノードを択一的に選択して出力ノードに接続する
第１のノード選択回路と、前記第１のノード選択回路の
出力信号を前記システムクロックとして出力するバッフ
ァ回路と、前記第１のノード選択回路の出力ノードと初
段の単位遅延素子との間に挿入された位相反転用素子
と、前記多段接続された単位遅延素子の各段出力信号の
少なくとも一部が複数の入力ノードに入力し、制御入力
ノードに入力する遅延出力引き出し位置選択指定用の第
２のアドレス信号に基づいて前記複数の入力ノードを択
一的に選択して出力ノードに接続して前記制御用クロッ
クとして出力する第２のノード選択回路とを具備し、前
記制御信号生成回路は、前記制御用クロックが入力し、
これを1/N 分周する分周回路と、前記分周回路の分周出
力を位相基準クロック入力と位相比較し、比較結果に対
応したデジタル制御信号を生成する位相比較回路と、前
記位相比較回路の比較出力および前記分周回路の分周出
力が入力し、前記第１のアドレス信号を分周出力に同期
して生成する第１のアドレス信号生成回路と、前記第１
のアドレス信号より遅れて前記制御用クロックに同期し
て前記第１のアドレス信号と同じ内容の第２のアドレス
信号を生成する第２のアドレス信号生成回路とを具備す
ることを特徴とする。

【００２０】本発明の第３のデジタル位相同期ループ回
路は、本発明の第２のデジタル位相同期ループ回路にお
いて、前記遅延出力引き出し位置選択指定用のアドレス
を変更する際、変更前後のアドレスに対応する遅延出力
同士を比較し、遅延出力同士が同電位の時にアドレスの
変更を許可するアドレス変更タイミング制御較回路をさ
らに具備することを特徴とする。

【００２１】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００２２】＜第１の実施の形態＞図１は、第１の実施
の形態に係るデジタルＰＬＬ回路のブロック構成を示す
図である。

【００２３】このデジタルＰＬＬ回路は、システムクロ
ックおよび制御用クロックを別系統の出力として取り出
す可変クロック生成回路20と、制御信号生成回路30とで
構成されている。制御信号生成回路30は、可変クロック
生成回路20から供給される制御用クロックに同期して動
作し、可変クロック生成回路20の制御信号として２系統
のアドレス情報（第１のアドレス信号および第２のアド
レス信号）を生成するものである。

【００２４】図２は、図１中の可変クロック生成回路20
の一例を示すブロック図である。

【００２５】このクロック生成回路において、DL0 〜DL
n+2 は多段接続された単位遅延素子（例えば遅延バッフ
ァ回路）である。第１のノード選択回路21は、単位遅延
素子DL0 〜DLn+2 のうちの所望段の遅延出力を制御信号
に応じて択一的に選択して出力する、つまり、単位遅延
素子DL0 〜DLn+2 の遅延出力引き出し位置（単位遅延素
子の使用段数）を決定するものである。

【００２６】この第１のノード選択回路21は、単位遅延
素子DL0 〜DLn+2 の各段出力信号A0〜An+2のうちの少な
くとも一部（本例ではA0〜An）が複数の入力ノードに入
力し、制御入力ノードに入力する遅延出力引き出し位置
選択指定用の第１のアドレス信号に基づいて複数の入力
ノードを択一的に選択して出力ノードに接続するもので
あり、本例では第１のマルチプレクサが用いられてい
る。

【００２７】この第１のマルチプレクサ21の出力信号は
二段のバッファ回路22、23に入力し、その後段側には初
段の単位遅延素子DL0 との間に位相反転用素子（例えば
インバータ回路24）が挿入されている。

【００２８】単位遅延素子DL0 〜DLn+2 のうちで第１の
マルチプレクサ21により選択された段数の単位遅延素子
（初段DL0 から遅延出力が選択された段DLn までの単位
遅延素子）、マルチプレクサ21、二段のバッファ回路2
2、23、インバータ回路24の閉ループはリングオシレー
タを形成している。この場合、マルチプレクサ21により
選択された単位遅延素子の使用段数に応じてリングオシ
レータの出力クロックの周波数が制御されるものであ
り、遅延素子選択方式の周波数可変型のリングオシレー
タを形成している。

【００２９】そして、二段のバッファ回路22、23のうち
の前段側のバッファ回路22の出力がバッファ回路25を経
て可変クロック生成回路20の出力クロックとして取り出
され、ＬＳＩ内のデジタルＰＬＬ以外の回路のシステム
クロックとして供給される。

【００３０】なお、前記インバータ回路24の出力信号を
所定の遅延時間量だけ遅延させ、初段の単位遅延素子DL
0 の入力として帰還するオフセット単位遅延素子（図示
せず）を挿入してもよい。

【００３１】一方、第２のノード選択回路である第２の
マルチプレクサ26は、複数の入力ノードに単位遅延素子
DL0 〜DLn の各段出力信号のうち一部が入力し、制御入
力ノードに入力する第２のアドレス信号に基づいて複数
の入力ノードを択一的に選択して出力ノードに接続す
る。ここで、第２のマルチプレクサ26に入力する信号群
は、第１のマルチプレクサ21に入力する信号A0〜An群よ
りも単位遅延素子DL0 〜DLn+2 のうちの後段側に例えば
１段分だけずれた単位遅延素子DL1 〜DLn+1 の信号A1〜
An+1群である。

【００３２】したがって、第１のマルチプレクサ21の制
御入力ノードおよび第２のマルチプレクサ26の制御入力
ノードに同じ内容のアドレス信号が入力すると、第１の
マルチプレクサ21が選択する入力信号よりも第２のマル
チプレクサ26が選択する入力信号の位相が遅い。つま
り、アドレス信号の内容が例えばm の時、第１のマルチ
プレクサ21では入力信号Amが選択され、第２のマルチプ
レクサ26では入力信号Am+1が選択される。

【００３３】上記第２のマルチプレクサ26の出力信号は
必要に応じてバッファ回路を経てデジタルＰＬＬ自身
（制御信号生成回路30）の制御用クロックとして供給さ
れる。

【００３４】図３は、図１中の制御信号生成回路30の一
例を示すブロック図である。

【００３５】この制御信号生成回路は、制御用クロック
が入力し、これを1/N 分周する分周回路31と、この分周
回路31の分周出力を周波数（位相）基準クロック入力と
位相比較し、比較結果に対応したデジタル信号（制御信
号）を生成する周波数（位相）比較回路32と、この位相
比較回路32の比較出力および分周回路31の分周出力が入
力し、第１のマルチプレクサ21の入力の選択（単位遅延
素子の使用段数の選択）を制御するための遅延出力引き
出し位置選択指定用の第１のアドレス信号（例えば６ビ
ット）を分周出力に同期して生成するとともに、第２の
マルチプレクサ26の入力の選択を制御するための遅延出
力引き出し位置選択指定用の第２のアドレス信号（例え
ば６ビット）を制御用クロックに同期して生成するアド
レス信号生成回路33とを有する。

【００３６】この第２のアドレス信号を生成するため
に、本例では、図２中に示すように、第２のアドレス信
号の各ビット信号にそれぞれ対応してＤ型フリップフロ
ップ（Ｆ／Ｆ）回路（代表的に１個34のみ示す）が用い
られている。そして、複数のＤ型Ｆ／Ｆ回路の各データ
入力ノードＤにそれぞれ対応して第１のアドレス信号の
各１ビットが対応して入力し、各クロック入力ノードCL
K に制御用クロックが入力し、各データ出力ノードＺか
らそれぞれ対応して第２のアドレス信号の各１ビットが
出力する。これにより、第１のアドレス信号よりも制御
用クロック１個分遅れたタイミングで第１のアドレス信
号と同じ内容の第２のアドレス信号が出力する。

【００３７】図４は、図１中の可変クロック生成回路20
のアドレス変更のタイミングを示す波形図である。な
お、アドレス変更を円滑に行うために、隣りのアドレス
に移動する動作を所望のアドレスに到達するまで必要な
回数だけ繰り返す。

【００３８】いま、第１のマルチプレクサ21のアドレス
変更による入力信号の選択の切り換えを、入力ノードIm
の信号Amから入力ノードIm-1の信号Am-1あるいはアドレ
ス入力ノードIm+1の信号Am+1に変更する場合を考える。
この時、アドレス変更に使用する信号は、信号Amよりも
単位遅延素子１個分の遅延時間だけ位相が遅れている信
号Am+1に同期させることにより、Am+1信号の前縁（本例
では立ち上がりエッジ）に限りなく近いタイミング（例
えば時刻T4）でアドレス変更を行う。

【００３９】まず、第１のマルチプレクサ21のアドレス
変更により、入力ノードImの信号Amから入力ノードIm-1
の信号Am-1ヘ選択を切り換える場合について考える。こ
の場合には、信号Amは信号Am-1よりも位相が常に遅れて
おり、第１のマルチプレクサ21で選択する入力信号の切
り換えは、アドレス変更のタイミングに関係なく、"H"
レベルから"H" レベルまたは"L" レベルから"L" レベル
への同相レベル間での切り換えを行うことになるので、
可変クロック生成回路20の出力クロックにハザードは発
生しない。

【００４０】次に、第１のマルチプレクサ21のアドレス
変更により、入力ノードImの信号Amから入力ノードIm+1
の信号Am+1ヘ選択を切り換える場合について考える。こ
の場合、アドレス変更に使用する信号を、信号Amよりも
単位遅延素子１個分の遅延時間だけ位相が遅れている信
号Am+1に同期させることにより、Am+1信号の前縁（本例
では立ち上がりエッジ）に限りなく近いタイミングT4で
アドレス変更を行う。したがって、第１のマルチプレク
サ21で選択する入力信号の切り換えは、"H" レベルか
ら"H" レベルへの同相レベル間での切り換えを行うこと
になるので、可変クロック生成回路20の出力クロックに
ハザードは発生しない。

【００４１】このように単位遅延素子の遅延出力引き出
し位置の変更による周波数遷移時にＰＬＬ出力クロック
にハザードが発生しなくなるので、この出力クロックが
供給される後段の回路がハザードに起因して誤動作する
おそれはない。

【００４２】なお、上記実施の形態では、アドレス変更
に際して隣りのアドレスの信号に同期させた例を示した
が、変更前のアドレスよりも適当数大きいアドレスの信
号に同期させるように変更しても同様な効果が得られ
る。

【００４３】＜第２の実施の形態＞第２の実施の形態に
係るデジタルＰＬＬ回路は、遅延出力引き出し位置選択
指定用のアドレスを変更する際、変更前後の各アドレス
に対応する遅延出力同士の電位を比較し、同電位の時に
アドレス変更を可能とすることにより、ＰＬＬ出力クロ
ックのハザードの発生を確実に防止するものである。

【００４４】図５は、第２の実施の形態に係るデジタル
ＰＬＬ回路における制御信号生成回路を示すブロック図
である。

【００４５】この制御信号生成回路は、図３を参照して
前述した第１の実施の形態における制御信号生成回路30
と比べて、アドレス信号生成回路33a はアドレス出力制
御信号の"H" ／"L" に応じてアドレス信号出力のイネー
ブル状態／ディセーブル状態が制御される（つまり、ア
ドレス変更のタイミングが制御される）点が異なり、そ
の他は同じであるので図３中と同じ符号を付している。

【００４６】図６は、第２の実施の形態に係るデジタル
ＰＬＬ回路における可変クロック生成回路を示すブロッ
ク図である。

【００４７】この可変クロック生成回路は、図２を参照
して前述した第１の実施の形態における可変クロック生
成回路20と比べて、論理回路61群および第３のマルチプ
レクサ62が付加されている点が異なり、その他は同じで
あるので図２中と同じ符号を付している。

【００４８】論理回路61群は、例えばCMOS型の排他的ノ
アゲート群が用いられており、多段接続された単位遅延
素子の各出力信号のうちで位相的に隣り合う出力信号同
士（例えば信号Amと信号Am+1）の電位を比較し、同電位
であるか否かを判定して"H"/"L" を出力するものであ
る。

【００４９】この論理回路61群の各出力信号は、第３の
マルチプレクサ62の複数の入力ノードに対応して入力す
る。第３のマルチプレクサ62は、前記第２のマルチプレ
クサ26と同様の構成を有し、制御入力ノードに第２のア
ドレス信号が入力し、この第２のアドレス信号の内容に
応じて複数の入力ノードを択一的に選択して出力ノード
に接続する。この場合、多段接続された単位遅延素子の
各出力信号のうちで第２のマルチプレクサ26が選択する
単位遅延素子の出力信号およびそれより１段前の単位遅
延素子の出力信号の２つで１組をなす電位を比較する１
個の論理回路61の出力信号"H" または"L" を選択し、制
御信号生成回路へアドレス出力イネーブル制御信号とし
て出力する機能を有する。

【００５０】ここで、第１のマルチプレクサ21のアドレ
ス信号入力の内容を例えばm から隣りの１つ小さい方の
m-1 へと変更する時には、前述したようにハザードは発
生しないことが分かっている。この時、アドレス信号入
力m およびm-1 にそれぞれ対応する遅延出力信号Amおよ
びAm-1が入力する１個の論理回路61の比較結果は"H"で
あり、この比較結果"H" を第3 のマルチプレクサ62で選
択することにより、アドレス出力イネーブル制御信号は
活性状態になる。

【００５１】これに対して、第１のマルチプレクサ21の
アドレス信号入力の内容を例えばmから隣りの１つ大き
い方のm+1 へと変更する時には、前述したようにハザー
ドが発生するおそれがあることが分かっている。この
時、アドレス信号入力m およびm+1 にそれぞれ対応する
遅延出力信号AmおよびAm+1が入力する１個の論理回路61
の比較結果を第3 のマルチプレクサ62で選択することに
より、この比較結果"H"または"L" に応じてアドレス出
力イネーブル制御信号は活性状態または非活性状態にな
る。

【００５２】即ち、比較結果が"H" の場合は、アドレス
変更前後の遅延出力選択位置の信号（AmとAm+1）の電位
が同電位であってハザードは発生しないので、制御信号
生成回路のアドレス信号出力をイネーブル状態に制御す
る。

【００５３】これに対して、比較結果が"L" の場合は、
アドレス変更前後の遅延出力選択位置の信号（AmとAm+
1）の電位が同電位でなく、ハザードが発生するので、
制御信号生成回路のアドレス信号出力をディセーブル状
態に制御する。

【００５４】したがって、可変クロック生成回路のアド
レス変更は、常に、アドレス変更前後の遅延出力選択位
置の各信号が同電位の時に行われるので、アドレス変更
時にハザードが発生することはない。

【００５５】なお、上記実施の形態では、アドレス変更
に際して隣りのアドレスの信号に同期させた例を示した
が、変更前のアドレスよりも適当数大きいアドレスの信
号に同期させるように変更しても同様な効果が得られ
る。この場合、論理回路61群に変更前のアドレスの信号
と適当数大きいアドレスの信号を入力するように変更す
ればよい。

【００５６】

【発明の効果】上述したように本発明のデジタルＰＬＬ
回路によれば、可変周波数構成のリングオシレータを用
いた可変クロック生成回路のアドレス変更をハザードが
発生しないタイミングで行うようにしたので、ＰＬＬ出
力クロックにハザードが発生しなくなり、ＰＬＬ特性の
劣化を防止することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るデジタルＰＬ
Ｌ回路を示すブロック図。

【図２】図１中の可変クロック生成回路の一例および制
御信号生成回路の一部を示すブロック図。

【図３】図１中の制御信号生成回路の一例を示すブロッ
ク図。

【図４】図１中の可変クロック生成回路のアドレス変更
のタイミングの一例を示す波形図。

【図５】本発明の第２の実施の形態に係るデジタルＰＬ
Ｌ回路における制御信号生成回路の一例を示すブロック
図。

【図６】本発明の第２の実施の形態に係るデジタルＰＬ
Ｌ回路における可変クロック生成回路の一例および制御
信号生成回路の一部を示すブロック図。

【図７】従来のデジタルＰＬＬ回路の一例を示すブロッ
ク図。

【図８】図７中の可変クロック生成回路の一例および制
御信号生成回路の一部を示すブロック図。

【図９】図７中の制御信号生成回路の一例を示すブロッ
ク図。

【図１０】図７中の可変クロック生成回路のアドレス変
更のタイミングの一例を示す波形図。

【符号の説明】

20…可変クロック生成回路（周波数可変型リングオシレ
ータ）、DL0 〜DLn …単位遅延素子、21…第１のマルチ
プレクサ、22、23、25…バッファ回路、24…インバータ
回路、26…第２のマルチプレクサ、30…制御信号生成回
路、31…周波数比較回路、32…分周回路、33…アドレス
信号生成回路。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J043 AA06 LL01 5J106 AA05 CC03 CC21 CC52 CC58 CC59 DD10 DD42 DD43 DD48 GG10 HH02 KK12 KK24

Claims (6)

【特許請求の範囲】
1. 【請求項１】 多段接続された単位遅延素子の遅延出力
   引き出し位置をアドレス信号に基づいて選択し、選択出
   力を反転させて前記単位遅延素子の初段に入力する発振
   周波数可変型のリングオシレータと、 前記単位遅延素子の所望段の出力信号を分周して基準信
   号と位相を比較し、比較結果に応じて前記アドレス信号
   を生成することにより、アドレス変更時には変更前のア
   ドレスよりも大きいアドレスの遅延出力信号に同期させ
   る制御信号生成回路とを具備することを特徴とするデジ
   タル位相同期ループ回路。
2. 【請求項２】 多段接続された単位遅延素子の遅延出力
   引き出し位置を選択可能なリングオシレータを用いてな
   り、他の回路で使用されるシステムクロックおよび該位
   相同期ループ回路自身で使用される制御用クロックを別
   系統に出力する可変クロック生成回路と、前記可変クロ
   ック生成回路から供給される制御用クロックに同期して
   第１のアドレス信号および第２のアドレス信号を生成
   し、前記可変クロック生成回路の制御信号として供給す
   る制御信号生成回路とを具備し、 前記可変クロック生成回路は、 多段接続された単位遅延素子と、 前記多段接続された単位遅延素子の各段出力信号の少な
   くとも一部が複数の入力ノードに入力し、制御入力ノー
   ドに入力する遅延出力引き出し位置選択指定用の第１の
   アドレス信号に基づいて前記複数の入力ノードを択一的
   に選択して出力ノードに接続する第１のノード選択回路
   と、 前記第１のノード選択回路の出力信号を前記システムク
   ロックとして出力するバッファ回路と、 前記第１のノード選択回路の出力ノードと初段の単位遅
   延素子との間に挿入された位相反転用素子と、 前記多段接続された単位遅延素子の各段出力信号の少な
   くとも一部が複数の入力ノードに入力し、制御入力ノー
   ドに入力する遅延出力引き出し位置選択指定用の第２の
   アドレス信号に基づいて前記複数の入力ノードを択一的
   に選択して出力ノードに接続して前記制御用クロックと
   して出力する第２のノード選択回路とを具備し、 前記制御信号生成回路は、 前記制御用クロックが入力し、これを1/N 分周する分周
   回路と、 前記分周回路の分周出力を位相基準クロック入力と位相
   比較し、比較結果に対応したデジタル制御信号を生成す
   る位相比較回路と、 前記位相比較回路の比較出力および前記分周回路の分周
   出力が入力し、前記第１のアドレス信号を分周出力に同
   期して生成し、前記第１のアドレス信号より遅れて前記
   制御用クロックに同期して前記第１のアドレス信号と同
   じ内容の第２のアドレス信号を生成するアドレス信号生
   成回路とを具備することを特徴とするデジタル位相同期
   ループ回路。
3. 【請求項３】 前記第２のノード選択回路は、 前記第１のノード選択回路と同じ構成を有し、前記第２
   のノード選択回路の複数の入力ノードに入力する信号群
   は、前記第１のノード選択回路の複数の入力ノードに入
   力する信号群よりも前記単位遅延素子のうちの後段側に
   一定段数分だけずれた信号群であることを特徴とする請
   求項２記載のデジタル位相同期ループ回路。
4. 【請求項４】 前記アドレス信号生成回路は、第２のア
   ドレス信号の各ビット信号にそれぞれ対応してＤ型フリ
   ップフロップ回路を用いており、複数のＤ型フリップフ
   ロップ回路の各データ入力ノードにそれぞれ対応して前
   記第１のアドレス信号の各１ビットが対応して入力し、
   各クロック入力ノードに前記制御用クロックが入力し、
   各データ出力ノードからそれぞれ対応して前記第２のア
   ドレス信号の各１ビットが出力することを特徴とする請
   求項２または３記載のデジタル位相同期ループ回路。
5. 【請求項５】 前記遅延出力引き出し位置選択指定用の
   アドレスを変更する際、変更前後のアドレスに対応する
   遅延出力同士を比較し、前記遅延出力同士が同電位の時
   にアドレスの変更を許可するアドレス変更タイミング制
   御回路をさらに具備することを特徴とする請求項２乃至
   ４のいずれか１項に記載のデジタル位相同期ループ回
   路。
6. 【請求項６】 前記アドレス変更タイミング制御回路
   は、 前記多段接続された単位遅延素子の各出力信号のうちで
   位相的に隣り合う出力信号同士の電位を比較し、同電位
   であるか否かを判定して論理レベルが異なる判定信号を
   出力する論理回路群と、 前記第２のノード選択回路と同じ構成を有し、前記論理
   回路群の各出力信号が複数の入力ノードに対応して入力
   し、前記第２のアドレス信号が制御入力ノードに入力
   し、前記第２のアドレス信号の内容に応じて前記複数の
   入力ノードを択一的に選択して出力ノードに接続し、前
   記制御信号生成回路へアドレス出力イネーブル制御信号
   として供給する第３のノード選択回路とを具備すること
   を特徴とする請求項５記載のデジタル位相同期ループ回
   路。