DE10160229B4 - Phasenverriegelte Schleife mit Hitless-Referenzumschalten bei mehreren Eingängen - Google Patents

Phasenverriegelte Schleife mit Hitless-Referenzumschalten bei mehreren Eingängen Download PDF

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Abstract

Taktwiedergewinnungsschaltung zum Wiedergewinnen von Taktsignalen aus einem einer Vielzahl von Eingabereferenzsignalen, mit:
einer erfassenden phasenverriegelten Schleife (10) für jedes Eingabereferenzsignal, wobei jede erfassende phasenverriegelte Schleife einen Phasenkomparator (21) zum Vergleichen der Phase eines Eingangssignales mit einem Rückkopplungssignal und einen ersten und zweiten digital gesteuerten Oszillator (28), die eine Eingabe von dem Phasenkomparator (21) empfangen, hat, wobei der erste digital gesteuerte Oszillator (28) der erfassenden phasenverriegelten Schleife (10) in einer Rückkopplungsschleife ist, um eine Eingabe an den Phasenkomparator (21) zu liefern, und der zweite digital gesteuerte Oszillator (28) der erfassenden phasenverriegelten Schleife (10) einen Steuereingang hat, um eine Phasenversetzung relativ zu dem ersten digital gesteuerten Oszillator (28) der erfassenden phasenverriegelten Schleife (10) einzuführen und eine Ausgabe für die erfassende phasenverriegelte Schleife (10) zur Verfügung zu stellen;
einer phasenverriegelten Ausgabe-Schleife (12) mit einem Phasenkomparator (30), der selektiv mit der Ausgabe jeder der erfassenden phasenverriegelten Schleifen (10) verbindbar ist, wobei die...

Description

  • GEBIET DER ERFINDUNG
  • Diese Erfindung betrifft im allgemeinen digitale Zeitschaltungen und insbesondere eine digitale phasenverriegelte Schleife, die in der Lage ist, ein Taktsignal aus einer Auswahl von Eingangssignalen wiederzugewinnen, die einer Synchronisationsstörung unterworfen sind.
  • Bei digitalen Netzwerkanwendungen gibt es eine Anforderung, Zeitreferenz für die SONET-(synchrones optisches Netzwerk) OC-N-und STS-N-Schnittstellenschaltungen sowie digitale T1 – oder E1 – Primärraten-Übertragungsverbindungen zur Verfügung zu stellen. Diese Zeitsignale müssen relevante Standards erfüllen, so wie BELLCORE GR-1244-CORE-und GR-253-CORE-Empfehlungen für STRATUM 3E, 3 und 4E-Takte und den SONET-Minimaltakt (SMC). Diese Spezifikationen stellen schärfste Anforderungen an die Übertragungseigenschaften zwischen den Eingangsreferenzen und den erzeugten Ausgabetakten auf, und insbesondere spezifizieren sie die Begrenzungen bei Phasenstörungen, die auf Ausgangstakten als ein Ergebnis des Schaltens zwischen Eingangsreferenzen erzeugt werden können.
  • Das Verfahren, solche Zeitsignale zur Verfügung zu stellen, besteht darin, eine phasenverriegelte Schleife zu benutzen. Typischerweise besteht diese aus einem Phasendetektor, der das Eingangsreferenzsignal mit der Ausgabe der Schleife, dividiert durch einen geeigneten Faktor, vergleicht, einem Schleifenfilter, um hochfrequente Fluktuationen auszublenden, und einem gesteuerten Oszillator, dessen Frequenz in einer solchen Weise gesteuert wird, daß die Phasendifferenz ausgeglichen wird, die von dem Phasendetektor erfaßt worden ist.
  • Die DE 695 02 724 T2 betrifft eine Taktwiedergewinnungsschaltung zum Wiedergewinnen von Taktsignalen aus einer Vielzahl von Taktsignalen (PRI, SEC), die eine phasenverriegelte Ausgabeschleife mit einem Phasenkomparator und einen digital gesteuerten Oszillator beinhaltet.
  • Weiterhin ist aus der US 6 052 034 A eine phasenverriegelte Schleife bekannt, mit einem ersten und einem zweiten digital gesteueren Oszillator.
  • US 5,602,884 offenbart eine phasenverriegelte Schleife, die eine Kombination eines digital gesteuerten Oszillators (DCO), welcher von einem Takt mit 20 MHz getaktet ist, und einer angezapften Vezögerungsleitung (tapped delay line) verwendet. Da der DCO die angezapfte Verzögerungsleitung direkt steuert, kann von Synchronisationsstörungen freie Präzision bis zu einem Bruchteil eines Taktzyklus eingehalten werden. Der Bruchteil ist durch die Verzögerungszeit jeder Anzapfstelle auf der angezapften Verzögerungsleitung begrenzt.
  • Der herkömmliche Ansatz, Phasenstörungen auf den Ausgabetakten zu minimieren, wie in diesem Patent beschrieben ist, ist wie folgt: Anstatt daß der Phasenkomparator direkt mit der aktiven Eingabereferenz verbunden wird, wird eine Zwischenschaltung zwischen die Eingabereferenz und den Phasenkomparator geschaltet. Diese Zwischenschaltung enthält einen Auf/Ab-Zähler, der durch einen mit relativ hoher Geschwindigkeit arbeitenden Takt synchron mit den erzeugten Ausgabetakten getaktet wird. Die Ausgabe dieses Zählers erzeugt eine virtuelle Referenz, die anschließend an den Phasenkomparator geht. Nach dem Aktivieren einer Referenz erfolgt die Neuanordnung in der folgenden Sequenz der Ereignisse. Die PLL wird in den Haltemodus gebracht. Die Phasendifferenz zwischen dem Ausgangstakt und dem zugeordneten Referenztakt wird kalibriert, indem Hochgeschwindigkeits-Taktzyklen gezählt werden. Dieser Wert wird anschließend von dem Zähler beim Erzeugen des virtuellen Ausgabereferenztaktes subtrahiert. Die PLL wird anschließend aus dem Haltemodus genommen und richtet sich auf die neu konditionierte virtuelle Referenz aus. Auf diese Weise können Phasenversetzungen zwischen den Referenztakten her ausgebaut werden.
  • Der fundamentale Nachteil dieses Ansatzes ist es, das die Auflösung des Phasenherausschaltens proportional zu der Frequenz ist, die an dem Zähler anliegt. Die Schaltung kann immer noch ein Phasenwandern bei den Ausgabetakten erzeugen, bis zu einer Größe, die gleich der Periode des Hochgeschwindigkeitstaktes ist. Die maximale Größe des Phasenwanderns kann nur verringert werden, indem die Geschwindigkeit des Hochgeschwindigkeitstaktes, die Größe des Zählers für herausbaute Phasen und damit die Anzahl der Gatter, die erforderlich sind, und der Energieverbrauch der Schaltung vergrößert werden.
    •
  • Eine Aufgabe der Erfindung ist es, eine phasenverriegelte Schleife mit einem Referenzschaltmechanismus zur Verfügung zu stellen, die die zuvor genannten Probleme mit dem Stand der Technik abmildert.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Demgemäß stellt die vorliegende Erfindung eine Taktwiedergewinnungsschaltung zum Wiedergewinnen von Taktsignalen aus einem aus einer Vielzahl von Eingabereferenzsignalen zur Verfügung, mit einer erfassenden phasenverriegelten Schleife (PLL) für jedes Eingabereferenzsignal, wobei jede erfassende phasenverriegelte Schleife einen Phasenkomparator zum Vergleichen der Phase eines Eingangssignales mit einem Rückkopplungssignal hat, und mit einem ersten und zweiten digital gesteuerten Oszillator (DCO), die eine Eingabe von dem Phasenkomparator empfangen, wobei der erste digital gesteuerte Oszillator der erfassenden phasenverriegelten Schleife in einer Rückkopplungsschleife ist, um eine Eingabe an den Phasenkomparator zu liefern, und der zweite digital gesteuerte Oszillator der erfassenden phasenverriegelten Schleife einen Steuereingang hat, um eine Phasenversetzung relativ zu dem ersten digital gesteuerten Oszillator der erfassenden phasenverriegelten Schleife einzuführen und eine Ausgabe für die erfassende phasenverriegelte Schleife zur Verfügung zu stellen; einer phasenverriegelten Ausgabe-Schleife mit einem Phasenkomparator, der selektiv mit der Ausgabe jeder der erfassenden phasenverriegelten Schleifen verbindbar ist, wobei die phasenverriegelte Ausgabe-Schleife einen ersten digital gesteuerten Oszillator, der eine Ausgabe der Taktwiedergewinnungsschaltung liefert, und einen zweiten digital gesteuerten Oszillator in einer Rückkopplungsschleife, der ein Rückkopplungssignal an den Phasenkomparator der phasenverriegelten Ausgabe-Schleife liefert, hat, wobei der zweite digital gesteuerte Oszillator der phasenvemegelten Ausgabe-Schleife eine Steuereingabe hat, um darin eine Phasenversetzung relativ zu dem ersten digital gesteuerten Oszillator der phasenverriegelten Ausgabe-Schleife einzuführen; und einer Steuereinheit zum Einstellen der Phase des zweiten digital gesteuerten Oszillators der erfassenden Schaltung und des zweiten digital gesteuerten Oszillators der phasenvemegelten Ausgabe-Schleife auf einen gemeinsamen Wert während des Überwechselns von einer Eingabe zu einer anderen, um einen momentanen Phasenfehler beim Schalten von Referenzsignalen zu vermeiden.
  • Die digital gesteuerten Oszillatoren sind bevorzugt Addierratenmultiplizierer, von denen einer ein Ausgabesignal beim Erhalt einer Überlaufbedingung und einen Rest, welcher ein Zeitfehlersignal erzeugt, generiert und der andere eine einstellbare Phase hat.
  • Die Rückkopplungsschleife umfaßt bevorzugt eine angezapfte Verzögerungsleitung, um Synchronisationsstörungen zu reduzieren.
  • Da jede phasenverriegelte Schleife zwei digital gesteuerte Oszillatoren hat, von denen nur einer in der Rückkopplungsschleife ist, ist es während des Umschaltens von Eingangssignalen möglich, den Phasenfehler zwischen den einstellbaren digital gesteuerten Oszillatoren auszuschalten und somit Phasensprünge zu verhindern, die beim Wechseln der Eingabe auftreten.
  • Die Erfindung stellt auch ein Verfahren zum Wiedergewinnen eines Taktsignales aus einer Vielzahl von Eingabereferenzsignalen zur Verfügung, mit den Schritten des Bereitstellens einer erfassenden phasenverriegelten Schleife (PLL) für jede Eingabe, wobei jede erfassende phasenverriegelte Schleife einen ersten und einen zweiten digital gesteuerten Oszillator (DCOs) umfaßt; des Verfolgens eines Referenz-Eingabesignals mit dem ersten und dem zweiten digital gesteuerten Oszillator, wobei der erste digital gesteuerte Oszillator in einer Rückkopplungsschleife der erfassenden phasenverriegelten Schleife ist und der zweite digital gesteuerte Oszillator eine Ausgabe der erfassenden phasenverriegelte Schleife zur Verfügung stellt; des Bereitstellens einer phasenverriegelten Ausgabe-Schleife, die wahlweise mit den erfassenden phasenverriegelten Schleifen verbindbar ist, wobei die phasenverriegelte Ausgabe-Schleife einen ersten und einen zweiten digital gesteuerten Oszillator umfaßt; des Verfolgens der Ausgabe der erfassenden phasenverriegelten Schleifen mit dem ersten und dem zweiten digital gesteuerten Oszillator der phasenverriegelten Ausgabe-Schleife, wobei der erste digital gesteuerte Oszillator der phasenverriegelten Ausgabe-Schleife ein wiedergewonnenes Taktsignal zur Verfügung stellt und der zweite digital gesteuerte Oszillator der phasenverriegelten Ausgabe-Schleife in einer Rückkopplungsschleife der phasenverriegelten Ausgabe-Schleife ist; und des Einstellens der Phase des zweiten DCO der erfassenden phasenverriegelten Schleife und der phasenverriegelte Ausgabe-Schleife auf einen gemeinsamen Wert während des Umschaltens auf eine andere Referenzeingabe.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die Erfindung wird nun in weiteren Einzelheiten lediglich beispielhaft mit Bezug auf die beigefügten Zeichnungen beschrieben, wobei:
  • 1 ein Blockschaubild einer phasenverriegelten Schleife des Standes der Technik ist;
  • 2 ein Blockschaubild der Gesamtarchitektur einer phasenverriegelten Schleife gemäß einer Ausführungsform der Erfindung ist;
  • 3 ein Blockschaubild einer erfassenden phasenverriegelten Schleife ist;
  • 4 ein Blockschaubild einer phasenverriegelten Ausgabe-Schleife ist; und
  • 5 eine genauere Ansicht eines digital gesteuerten Oszillators ist, der bei der erfinderischen Schaltung verwendet wird.
    •
  • GENAUE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Die phasenverriegelte Schleife des Standes der Technik, die in 1 gezeigt ist, weist einen Multiplexer 1, der zwischen zwei möglichen Eingabereferenztakten "pri" und "sec" auswählt, einen Zähler 2, der die Phasendifferenz zwischen den beiden Takten beim Referenzschalten kalibriert und ausbaut, einen Phasendetektor 3, der ein Referenzsignal "in" empfängt, einen Integrator 4, einen digital gesteuerten Oszillator 5 zum Erzeugen eines Ausgangssignals bei einer gewünschten Frequenz und eines Steuersignals, das den Zeitfehler in dem Ausgangssignal darstellt, eine angezapfte Verzögerungsleitung 6 zum Empfangen des Ausgabesignals des digital gesteuerten Oszillators 5, wobei die angezapfte Verzögerungsleitung 6 ein Ausgabesignal von einer Anzapfstelle erzeugt, die durch das Steuersignal festgelegt ist, und eine Teilerschaltung 7, welche ein Rückkopplungssignal für den zweiten Eingang des Phasendetektors 3 und einen synchronen Hochgeschwindigkeitstakt für den Phasenausbauzähler 2 erzeugt, auf. Die Funktion des Integrators 4 besteht darin, die Phasenvariationen von Eingang zu Ausgang auszuschalten, die ansonsten aufgrund von Differenzen in der Mittenfrequenz des Referenztaktes und der freilaufenden Frequenz des gesteuerten Oszillators auftreten würden. Der Phasendetektor 3 stellt sicher, daß der digital gesteuerte Oszillator 5 einen Ausgang synchron zu dem Eingangssignal "in" erzeugt.
  • Eine solche phasenverriegelte Schleife des Standes der Technik hat begrenzte Mittel zum Herausbau der Phasendifferenz zwischen den Eingangsreferenztakten. Die minimale Phasenstörung, die die Schaltung garantieren kann, ist die Periode des Hochgeschwindigkeitstaktes, der an dem Phasenausbauzähler anliegt.
  • Mit Bezug nun auf 2 umfaßt die phasenverriegelte Schleife gemäß den Grundsätzen der Erfindung eine Vielzahl von erfassenden digitalen Schleifen 10, die an jede der Eingangsreferenzen angehängt sind, einen Multiplexer 11 mit einer Ausgabe eines digitalisierten Taktes mit Phaseninformationen und Steuerinformation aus der ausgewählten erfassenden phasenverriegelten Schleife 10, eine phasenverriegelte Ausgabe-Schleife 12, die auf das Signal, das von dem Multiplexer 11 kommt, verriegelt. Die phasenverriegelte Ausgabe-Schleife 12 erzeugt stabile Takte als Ausgabe der Schaltung. Ein Steuerblock 13, typischerweise ein Mikrocontroller, steuert den Betrieb der Vorrichtung.
  • Ein 20 MHz Eingabetakt wird als der Mastertakt benutzt, der alle die digital gesteuerten Oszillatoren (DCOs) in den erfassenden phasenverriegelten Schleifen (PLL) 10 ebenso wie die Ausgabe-PLL 12 treibt. Die erzeugten Ausgabetakte haben ihre Synchronisationsstörung mittels einer angezapften Verzögerungsleitung reduziert, wobei der Phasenrestterm in dem digital gesteuerten Oszillator verwendet wird, wie es in dem ebenfalls anhängigen Anmeldung GB 001 3059.1, angemeldet am 31. Mai 2000, mit dem Titel "Reduced Jitter Phase locked Loop using a Technique Multi-stage Digital Delay Line (Phasenverriegelte Schleife mit verringerter Synchronisationsstörung durch Verwenden einer digitalen Verzögerungsleitung mit Mehrstufentechnik)" beschrieben ist.
  • 3 zeigt die erfassende PLL 10 in weiteren Einzelheiten. Der Phasenkomparator 21 ist ein Auf-/Ab-Zähler 22, der den Zyklusschlupf zwischen dem Referenztakt und dem Ausgabetakt der erfassenden phasenvemegelten Schleife zählt. Eine genauere Berechnung der Phasenversetzung wird durch Integrieren und Dezimieren der Ausgabe des Zyklusschlupfzählers mit dem Dezimator 23 durchgeführt. Die Ausgabe des Phasenkomparators wird mit einem Akkumulator 25 integriert. Die Ausgabe des Phasenkomparators 21 wird zur Ausgabe des Akkumulators 25 in dem Addierer 24 addiert. Die Ausgabe des Addierers 24 wird dann zu einer Konstanten Pa in einem Paar von Addierern 29 addiert, die mit den jeweiligen DCOs 28 verbunden sind. Die Ausgabe der Addierer 29 dient als Steuerinformation, die die erzeugten Ausgabetakte beschleunigt oder verlangsamt (in dem Fall einer negativen Zahl).
  • Wie in 5 gezeigt weist jeder DCO 28 einen Addierratenmultiplizierer auf, der die gewünschte Ausgabefrequenz erzeugt. In diesem Fall wird ein nominaler Takt mit 16.384 MHz synthetisiert. Ein Eingabewort (DCO IN) wird in den Addierer 40 gegeben und im Register 41 akkumuliert. Jeder DCO 28 wird durch das 20 MHz Mastersignal von einem externen Anschluß her getaktet. Wenn das Eingabewort DCO IN wiederholt zu dem Anfangswert des Addierers 40 addiert wird, läuft der Addierer periodisch über und die sich ergebenden Trägersignale bilden das Ausgabesignal des DCO. Wenn es zur Zeit des Überlaufs einen Restterm gibt, erscheint dieser im Register 41 und stellt den Phasenfehler der Trägerausgabe des DCO dar. Dieser Restterm (Restausdruck) wird verwendet, um die mehrstufig angezapften Verzögerungsleitungen zu steuern, um einen Ausgabetakt mit geringer Synchronisationsstörung zu erzeugen. Der DCO wird auch oberhalb der Trägerausgabe (carry output) erweitert. Der Austrag (carry out) gibt einen Zähler frei, der um 1 mit jeder Austrag hinaufzählt. Diese Extrabits zählen in effektiver Weise Zyklen des erzeugten nominalen Ausgabetaktes mit 16.384 MHz. Diese Extraterme werden in der Synthese verwandter Takte benutzt, so wie dem erzeugten Ausgabetakt mit 12.352 MHz.
  • Die virtuelle Frequenz des Austrags der Masterfrequenz des DCO ist der Mastertakt x P/Q, wobei P die Konstante ist, die in den Addierern 29 addiert worden ist, und Q ist die Kapazität des Registers 41 des DCO. In dem Beispiel ist der Mastertakt 20 MHz.
  • Ein DCO 28 – DCO1 wird benutzt, um einen Ausgangstakt zu synthetisieren, der zum Phasenkomparator 21 durch die angezapfte Verzögerungsleitung 27 und den Teiler 26 zurückgekoppelt ist. Das System versucht dauernd, diesen virtuellen Ausgabetakt des DCO zu der Phase des Eingabetaktes auszurichten.
  • Der zweite DCO 28 – DCO2 ist mit dem ersten DCO identisch, mit der Ausnahme, daß sein akkumulierter Wert – der Restterm plus der Trägerausgabe plus den Zykluserweiterungsbits, durch den Controller 13 einstellbar sind. Da der zweite DCO dieselbe Freilauffrequenz hat wie der erste DCO, wie es durch die Kapazität des DCO, die Frequenz des Mastertaktes (20 MHz) und die addierte Konstante P festgelegt ist, und da der zweite DCO denselben Fehlerterm wie der erste DCO addiert, erzeugt der zweite DCO einen virtuellen Takt mit 16.384 MHz, der in der Frequenz und den Frequenzverschiebungen identisch ist wie beim ersten DCO. Die Tatsache, daß der zweite DCO einstellbar ist, bedeutet, daß der einzige Unterschied zwischen den erzeugten Takten mit 16.384 MHz ist, daß es eine beliebige statische Phasenversetzung zwischen den beiden Takten gibt. Dies ist wichtig, da ein erzeugter Takt erforderlich ist, der seine Phase kontinuierlich zum Eingabereferenztakt ausrichtet, und ein synthetisierter Takt, dessen Phase beliebig gesetzt werden kann.
  • 4 zeigt die Ausgabe-PLL in weiteren Einzelheiten. Sie besteht hauptsächlich aus einem Phasenkomparator 30, einem Integrator 31, einem DCO–DCO1 34, der verwendet wird, um die Ausgabetakte zu erzeugen, und einem zweiten DCO–DCO2 33, der einen virtuellen Takt mit 16.384 MHz in einem digitalisierten Format erzeugt, welches von dem Mastertakt mit 20 MHz ausgetaktet wird. Wie in dem Fall der erfassenden phasenvemegelten Schleife haben beide DCOs – DCO1 und DCO2 dieselbe Fehlerinformation als Eingabe. Der DCO2 ist unter der Steuerung von der Steuereinheit einstellbar. Der Phasenkomparator 30 ist ein Subtrahierer, der den Restterm plus dem Austrag plus den Zykluserweiterungsbits des DCO2 33 der Ausgabe-PLL vom Restterm plus dem Austrag plus den Zykluserweiterungsbits des DCO2 der erfassenden phasenverriegelten Schleife substrahiert. Der Integrator 31 ist ein Akkumulator, der das Ergebnis vom Phasenkomparator zu sich selbst addiert, was in effektiver Weise die Mittenfrequenz der Ausgabe-PLL zur erfaßten Mittenfrequenz der erfassenden phasenverriegelten Schleife hinaufzieht.
  • Der DCO1 34 stellt ein Ausgabesignal an die angezapfte Verzögerungsleitung 35 und den Teiler 36 zur Verfügung, um Synchronisationsstörung zu reduzieren und die Ausgabe für die Schaltung bereitzustellen.
  • Im normalen Betrieb ziehen alle erfassenden phasenverriegelten Schleifes zu ihren jeweiligen Eingabereferenztakten hinauf. Die Ausgabe-PLL 12 ist an einer erfassenden phasenverriegelten Schleife 10 angehängt. Sie schaut auf die Ausgabe der erfassenden phasenverriegelten Schleife und erzeugt stabile Ausgabetakte. Die Ausgabe-PLL stellt sich selbst so ein, daß die Werte im DCO2 der Ausgabe-PLL dazu tendieren, sich an die Werte anzupassen, die von dem DCO2 des erfassenden DCO2 herrühren.
  • Bei der Referenz-Neuanordnung (Auswahl eines neuen Eingabereferenztaktes, was gleich ist dem Anhängen einer neuen erfassenden phasenverriegelten Schleife an die Ausgabe-PLL) wird der Wert im DCO2 der Ausgabe-PLL anschließend an die Werte angepaßt sein, die von dem DCO2 der neu angehängten erfassenden phasenverriegelten Schleife kommen. Da diese Werte zu den Werten, die von dem DCO2 der früheren erfassenden phasenvemegelten Schleife kommen unkorreliert sind, würde ein einfaches Swappen der Signale zwischen der ersten und zweiten erfassenden phasenverriegelten Schleife zu einer beliebigen Phasenverschiebung führen, die zwischen dem Ausgabe-DCO2 und dem erfassenden DCO2 eingeführt würde. Diese Versetzung würde als ein Fehlerterm aus dem Phasenkomparator erscheinen, und die Ausgabe-PLL würde sich an den Phasenfehler anpassen, was ein Phasenwandern auf den Ausgabetakten einführt, das der anfänglichen Phasenversetzung gleich ist, die in der Differenz zwischen dem DCO2 der erfassenden phasenverriegelten Schleife und dem DCO2 der Ausgabe-PLL enthalten ist. Hierin liegt der Wert des Vorsehens einstellbarer Exemplare der DCOs. In dem Moment der Referenz-Neuanordnung werden beide DCO2s – der der erfassenden phasenverriegelten Schleife und der der Ausgabe-PLL – auf einen gemeinsamen Wert gesetzt. Die erfassende PLL wird nicht gestört, da ihre DCO2 nicht in ihrer Rückkopplungsschleife ist. Der momentane Phasenfehler bei der Referenz-Neuanordnung wird Null, da DCO2-PLL10 – DCO2-PLL12 gleich Null ist.
  • Obwohl die Erfindung mit Bezug auf die bevorzugte Ausführungsform hierin beschrieben worden ist, ist diese Beschreibung nicht in einem beschränkenden Sinn gedacht. Verschiedene Modifikationen der offenbarten Ausführungsform werden den Fachleuten bei Bezug auf die Beschreibung der Erfindung deutlich werden. Es ist daher beabsichtigt, daß die angehängten Ansprüche solche Modifikationen oder Ausführungsformen abdecken, wie sie in den wahren Umfang der Erfindung fallen.
  • Die in der vorstehenden Beschreibung, in der Zeichnung sowie in den Ansprüchen offenbarten Merkmale der Erfindung können sowohl einzeln als auch in beliebiger Kombination für die Verwirklichung der Erfindung wesentlich sein.

Claims (19)

  1. Taktwiedergewinnungsschaltung zum Wiedergewinnen von Taktsignalen aus einem einer Vielzahl von Eingabereferenzsignalen, mit: einer erfassenden phasenverriegelten Schleife (10) für jedes Eingabereferenzsignal, wobei jede erfassende phasenverriegelte Schleife einen Phasenkomparator (21) zum Vergleichen der Phase eines Eingangssignales mit einem Rückkopplungssignal und einen ersten und zweiten digital gesteuerten Oszillator (28), die eine Eingabe von dem Phasenkomparator (21) empfangen, hat, wobei der erste digital gesteuerte Oszillator (28) der erfassenden phasenverriegelten Schleife (10) in einer Rückkopplungsschleife ist, um eine Eingabe an den Phasenkomparator (21) zu liefern, und der zweite digital gesteuerte Oszillator (28) der erfassenden phasenverriegelten Schleife (10) einen Steuereingang hat, um eine Phasenversetzung relativ zu dem ersten digital gesteuerten Oszillator (28) der erfassenden phasenverriegelten Schleife (10) einzuführen und eine Ausgabe für die erfassende phasenverriegelte Schleife (10) zur Verfügung zu stellen; einer phasenverriegelten Ausgabe-Schleife (12) mit einem Phasenkomparator (30), der selektiv mit der Ausgabe jeder der erfassenden phasenverriegelten Schleifen (10) verbindbar ist, wobei die phasenverriegelte Ausgabe-Schleife (12) einen ersten digital gesteuerten Oszillator (34), der eine Ausgabe der Taktwiedergewinnungsschaltung liefert, und einen zweiten digital gesteuerten Oszillator (33) in einer Rückkopplungsschleife, der ein Rückkopplungssignal an den Phasenkomparator (30) der phasenverriegelten Ausgabe-Schleife (12) liefert, hat, wobei der zweite digital gesteuerte Oszillator der phasenverriegelte Ausgabe-Schleife (12) eine Steuereingabe hat, um eine Phasenversetzung relativ zu dem ersten digital gesteuerten Oszillator (34) der phasenverriegelten Ausgabe-Schleife (12) einzuführen; und einer Steuereinheit zum Einstellen der Phase des zweiten digital gesteuerten Oszillators (28) der erfassenden phasenverriegelten Schleife und des zweiten digital gesteuerten Oszillators (33) der phasenverriegelte Ausgabe-Schleife auf einen gemeinsamen Wert während des Überwechselns von einer Eingabe zu einer anderen, um einen momentanen Phasenfehler beim Schalten von Referenzsignalen zu vermeiden.
  2. Taktwiedergewinnungsschaltung nach Anspruch 1, die weiterhin eine angezapfte Verzögerungsleitung (27) in der Rückkopplungsschleife der erfassenden phasenverriegelten Schleife (10) hat, um eine Ausgabe mit geringer Synchronisationsstörung zu erzeugen.
  3. Taktwiedergewinnungsschaltung nach Anspruch 1 oder 2, bei der der Phasenkomparator (21) einen Zyklusschlupfzähler (22) und einen Dezimator zum Dezimieren der Ausgabe des Zyklusschlupfzählers aufweist.
  4. Taktwiedergewinnungsschaltung nach einem der Ansprüche 1 bis 3, die weiterhin einen Integrator/Akkumulator (25) zum Integrieren der Ausgabe des Phasenkomparators (21) aufweist.
  5. Taktwiedergewinnungsschaltung nach Anspruch 4, die weiterhin einen ersten Addierer (29) zum Addieren der Ausgabe des Integrators/Akkumulators (25) zu der Ausgabe des Phasenkomparators (21) aufweist.
  6. Taktwiedergewinnungsschaltung nach Anspruch 5, die weiterhin jeweilige zusätzliche Addierer (29) zum Addieren von Konstanten zu der Ausgabe des ersten Addierers (24) aufweisen, wobei die zusätzlichen Addierer (29) mit den jeweiligen Eingängen des ersten und zweiten digital gesteuerte Oszillator der erfassenden phasenverriegelte Schleife verbunden sind.
  7. Taktwiedergewinnungsschaltung nach einem der Ansprüche 1 bis 6, bei der die digital gesteuerten Oszillatoren zusätzliche Bits umfassen, die die Zyklen des erzeugten Ausgabetaktes zählen.
  8. Taktwiedergewinnungsschaltung nach einem der Ansprüche 1 bis 7, die weiterhin einen Integrator/Akkumulator (31) zum Integrieren der Ausgabe des Phasenkomparators (30) der phasenverriegelten Ausgabe-Schleife (12) und einen ersten Addierer zum Addieren der Ausgabe des Integrators/Akkumulators zu der Ausgabe des Phasenkomparators der phasenverriegelte Ausgabe-Schleife aufweist.
  9. Taktwiedergewinnungsschaltung nach Anspruch 8, die weiterhin zusätzliche Addierer zum Addieren einer Konstante zur Ausgabe des ersten Addierers aufweist, wobei die zusätzlichen Addierer mit den Eingängen der digital gesteuerten Oszillatoren (33, 34) der phasenverriegelten Ausgabe-Schleife (12) verbunden sind.
  10. Taktwiedergewinnungsschaltung nach einem der Ansprüche 1 bis 9, bei der die digital gesteuerten Oszillatoren (28) der erfassenden phasenverriegelten Schleifen (10) Ratenmultiplizierer vom Typ Addierer sind, von denen einer ein Ausgabesignal, wenn er in einen Überlaufzustand kommt, und einen Restterm, der ein Steuersignal, welches den Zeitfehler in jedem Ausgabesignal darstellt, erzeugt.
  11. Taktwiedergewinnungsschaltung nach einem der Ansprüche 1 bis 10, bei der die Ausgabe des ersten digital gesteuerten Oszillators (34) der phasenverriegelten Ausgabe-Schleife (12) mit einer angezapften Verzögerungsleitung (35) verbunden ist, um Synchronisationsstörungen zu verringern.
  12. Verfahren zum Wiedergewinnen eins Taktsignals aus einer Vielzahl von Eingangsreferenzsignalen, mit den Schritten: Bereitstellen einer erfassenden phasenverriegelten Schleife (PLL) für jede Eingabe, wobei jede der erfassenden phasenvemegelten Schleifen einen ersten und einen zweiten digital gesteuerten Oszillator (DCO) umfaßt; Verfolgen eines Referenzeingabesignals mit dem ersten und dem zweiten digital gesteuerten Oszillator, wobei der erste digital gesteuerte Oszillator in einer Rückkopplungsschleife der erfassenden phasenverriegelten Schleife ist und der zweite digital gesteuerte Oszillator eine Ausgabe der erfassenden phasenverriegelten Schleife zur Verfügung stellt; Bereitstellen einer phasenverriegelten Ausgabe-Schleife, die wahlweise mit den erfassenden phasenverriegelten Schleifen verbindbar ist, wobei die phasenverriegelte Ausgabe-Schleife einen ersten und einen zweiten digital gesteuerten Oszillator umfaßt; Verfolgen der Ausgabe der erfassenden phasenverriegelten Schleife mit dem ersten und dem zweiten digital gesteuerten Oszillator der phasenverriegelten Ausgabe-Schleife, wobei der erste digital gesteuerte Oszillator der phasenverriegelten Ausgabe-Schleife ein wiedergewonnenes Taktsignal zur Verfügung stellt und der zweite digital gesteuerte Oszillator der phasenverriegelten Ausgabe-Schleife in einer Rückkopplungsschleife der phasenverriegelten Ausgabe-Schleife ist; und Setzen der Phase des zweiten digital gesteuerten Oszillators der erfassenden phasenverriegelten Schleife und der phasenverriegelten Ausgabe-Schleife auf einen gemeinsamen Wert während des Umschaltens auf eine andere Referenzeingabe.
  13. Verfahren nach Anspruch 12, bei dem die Synchronisationsstörung in der erfassenden phasenverriegelten Schleife mit einer angezapften Verzögerungsleitung reduziert wird.
  14. Verfahren nach Anspruch 12 oder 13, bei dem die digital gesteuerten Oszillatoren Erweiterungsbits haben, die die Ausgabezyklen des Taktes zählen, welcher von dem digital gesteuerten Oszillator erzeugt worden ist.
  15. Verfahren nach einem der Ansprüche 12 bis 14, bei dem jede phasenverriegelte Schleife einen Phasenkomparator umfaßt und die Ausgabe des Phasenkomparators integriert wird, bevor sie an den ersten und den zweiten digital gesteuerten Oszillator gegeben wird.
  16. Verfahren nach Anspruch 15, bei dem Zyklusschlupf mit einem Auf/Ab-Zähler in dem Phasenkomparator gezählt wird.
  17. Verfahren nach Anspruch 16, bei dem die Ausgabe des Zyklusschlupfzählers dezimiert wird.
  18. Verfahren nach einem der Ansprüche 12 bis 17, bei dem die erfassenden phasenverriegelten Schleifen durch einen Controller ausgewählt werden, der auch die Phasenversetzung der digital gesteuerten Oszillatoren steuert.
  19. Verfahren nach Anspruch 18, bei dem der Controller die ausgewählte Eingabe eines Multiplexers steuert, um die aktive erfassende phasenverriegelte Schleife mit der phasenverriegelten Ausgabe-Schleife zu verbinden.
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