TW546921B - Multiple input phase lock loop with hitless reference switching - Google Patents

Description

546921 五、發明說明 本發明之蓺_ 本發明一般係關於數位時序電路，尤其是關於一種能夠從 遭受顫動之輸入信號回復一組時脈信號的數位鎖相迴路。 先前技術之說明 在數位網路應用中，需要提供S0NET(同步光學網 路）〇C-N及STS-N界面電路，以及丁1或引主要的速率數 位傳輸鏈路之時序參考。這些時序信號必須符合相關的標 準，例如針對STRATUM 3E、3和4E時脈與S〇NET最小

時脈(SMC)之 BELLCOREGR-1244-CORE 及 GR-253-CORE 的建議。這些規格強加需求在輸入參考和被產生的輸出時 脈之間的傳送特性，並且尤其是它們指定可以因輸入參考 之間切換結果之輸出時脈上面被產生的相位錯亂之限制。 提供此類的時序信號之方法是使用一組鎖相迴路。一般， 這包含一組相位檢測器，用以比較輸入參考信號與被適當 的因數所除之迴路的輸出、一組用以消除高頻率浮動之迴 路濾波器、以及一組控制震盪器，其頻率被控制之方式可 消除被相位檢測器所檢測的相位差量。 美國專利編號5,602,884披露使用一種利用2〇MHz時脈和 分接延遲線而計時之DC0組合的鎖相迴路。因為該dc〇 直接地控制分接延遲線，自由顫動的精確性可被保持為時 脈週期之小分量。該小分量受限制於分接延遲線之各分接 延遲時間。 如在這專利中所說明之習見將輪出時脈上面相位錯亂最 小化之方法如下所述：一組中間電路被連接在輸入參考和 4 五、發明說明（2) 相位比較器之間而不是直接地連接相位比較器至有效的輸 :參考。4中間電路包含利用與被產生的輸出時脈同步的 -組相對高速時脈而計時之一組向上/向下計數器。這計數 器之輸出產生依序地通到相位比較器之一組虛擬來考。當 參考重新配置致動時下面的事件序列發生。PLL被置放在 展：時間模式。在輸出時脈和指定的參考時脈之間的相位 差里利用數@速時脈㈣而被校準。這數值依序地從計 數器被減去以產生虛擬的輸出參考時脈。PLL依序地從展 延時間被取出並且對S重新被調整的虛擬參考。以這方 式，在參考時脈之間的相位偏移可被建立。 k方法的主要缺點是所建立之相位的解析度是與施加於 計數器上之頻率成比例。電路仍然可以在輸出時脈上面產 生高於高速時脈週期之一組相位行程。最大相位行程僅可 利用增加高速時脈速率，相位建立計數器大小而被減低， 因而增加所需的閘數目和電路功率消耗。 本發明之目的在提供一種具有參考切換機構以減輕先前 技術之上述問題的鎖相迴路。 概要 因此本發明提供一種用以從多數個輸入參考信號之一回 设時脈k號之時脈回復電路’其包含使用於各輸入之一組 取訊鎖相迴路（PLL)，各該取訊PLL具有用以比較輸入信號 與反饋信號相位之相位比較器，以及從該相位比較器接收 一組輸入之第一和第二數位控制震盪器（DCQ)，該取訊pll 的該第一 DCO在反饋迴路中以供應一組輸入至該相位比較 五、發明說明（3) 器，並且該取訊PLL的該第二DC〇具有—組控制輸入以相 對於該取訊PLL之該第_D⑶在其Μ介—组相位偏移並 且提供該取訊PLL之-組輸出；—組輸出似具有一組相 位比較器而可選擇地連接至各該取訊ρΐχ之輸出，該輸出 PLL具有-組第-DC〇以提供該電路—組輸出以及一組第 二D⑶在反饋迴路中以提供一組反饋信號至該輸出似之 該相位比較器，該輸出PLL的該第二Dc〇具有一組控制輸 入以相對於該輸出以之該第一 Dc〇在其中引介一組相位 偏移；以及-組控制單元，在從—組輪人轉換至另—組時， 用以設定該取訊電路之第：D⑶與該輸出ριχ之第二DC。 的相位為一共同值，以避免在切換參考信號之上的一組瞬 間相位誤差。 DCO最好是相加倍率乘法器，當得到溢位狀況及一組產 生時間誤差信號之餘數時，其中之_組產生—組輸出信 號，並且其他的一組具有一可設定相位。 反饋迴路最好是包含一組分接延遲線以減低顫動。 因為各PLL具有兩組DC0,僅其中之一組是在反饋迴路 中，在輸入信號轉換期間其可能消除在可設定DC〇之間的 相位誤差並且因此當輸入改變時防止相位跳躍發生。 本發明同時也提供一種從多數個輸入參考信號之一組回 復一時脈信號之方法，其包含之步驟有：對於各輸入提供 一組取訊鎖相迴路（PLL)，各該取訊PLL包含第一和第二數 位控制震盪器（DCO);利用該第一和第二DC〇追蹤一組參 考輸入信號，該第一 DCO是在該取訊pLL之反饋迴路中 546921

五、發明說明（4)

且該第二DCQ提供該取訊鎖相迴路之—組輸出；提供選擇 地可連接至該取訊PLL的一組輸出pLL，該輸出pLL包含 第一和第二DCO ;利用該輸出pLL之該第一和第二dc〇 追蹤該取訊PLL之該輸出，該輸出pLL之該第一 dc〇提 供一組回復時脈信號並且該輸出PLL之該第二dc〇是在該 輸出PLL之反饋迴路中；並且在轉換至另一參考輸入時， 設定該取訊PLL和該輸出PLL之該第二Dc〇的相位至一 共同值。 H形之概要說明 本發明接著將僅經由範例且參考附圖，而更詳細地說明， 其中： 苐1圖疋一種先如技術鎖相迴路之方塊圖； 第2圖是一種依據本發明之一實施例的鎖相迴路全面結 構之方塊圖； 第3圖是一種取訊鎖相迴路之方塊圖；

第4圖是一種輸出鎖相迴路之方塊圖；以及 第5圖是在本發明之電路中被採用的數位控制震盪器之 更禅細圖形。 致實施例之詳細說明 第1圖展示之先前技術鎖相迴路包含在兩組可能輸入參 考時脈”pri，，和” sec”之間選擇的一組多工器！、一組校準且 建立參考切換時兩組時脈之間相位差量的計數器2、一組接 收參考信號的相位檢測器3、一組積分器4、一組用以依所 需頻率產生一組輸出信號以及產生一組代表在輸出信號中

五、發明說明（5) 之時間誤差的控制信號的數位控制震i器5，—組用以接收 數位控制震盪器5之輸出信號的分接延遲線6，該被分接延 遲線6從*該控制信號決定之-組分接而產生—組輸出信 號、以及-組分割器電路7,其產生相位檢測器3之第二輸 入的一組反饋信號以及至相位建立計數器2之一組同步高 速時脈。積分1 4功能是消除由於在參考時脈中心頻率和 控制震盪器自跑頻率中之差量而發生之輸入至輸出相位變 化。相位檢測器3確保數位控制震蘯器5產生與輸入信號 同步之一組輸出。 上述的先前技術鎖相迴路具有用以建立在輸入參考時脈 之間的相位差量之受限制的裝置。該電路可保證之最小相 位錯亂是被施加至相位建立計數器之高速時脈週期。 參看接著第2圖，依據本發明原理之鎖相迴路包含多數個 附帶至各輸入參考之取訊數位鎖相迴路1〇、一組多工器 11其具有來自被選擇之取訊鎖相迴路1 〇之相位資訊和控 制資訊之數位化時脈的輸出、一組鎖定來自多工器丨1之信 號的輸出鎖相迴路12。輸出鎖相迴路12產生作為電路輸出 之穩定時脈。一組控制器13，一般是微控制器，其控制元 件之操作。 一組20MHz輸入時脈被使用作為驅動所有在取訊pLL1〇 以及輸出PLL12中的數位控制震盪器（DC〇)之主要時脈。 產生的輸出時脈經由利用DC0中之相位餘項的分接延遲線 而減低㉟動，如吾專待決申凊編號Gb〇q 13059.1之2000年 5月31日檔案所說明，其標題為“使用多級數位延遲線技術 五 、發明說明（ 之減低顫動鎖相迴路”。 在?圖更詳細地展示取訊PLL1。。相位比較器21是計算 二考時脈和取訊PLL輸出時脈之間的週期滑失之一種向 、咸。9下計數器22 一種更精確的相位偏移之計算是利用削 :3積分和削減週期滑失計數器的輸出而達成。相位比 ^之輸出被一組累積器25累積。相位比較器21之輪出 在加法器24中被加至累積器25的輪出。加法器24之輸出 接著被加至連接到分別的Dc〇28之一對加法器Μ的常數 ^加法器29之輸出作為加速或減速（在負數情況中）被產 生的輸出時脈之控制資訊。 如第5圖之展示，各_28包含產生所需輸出頻率之一 、、且加速乘法⑨。在這情況中，—組標稱16384廳時脈被 合成。一組輸入指示（DC0 IN)被饋送至加法器4〇並且被 聚積在暫存器41中。纟DC028被從外部插腳以主要的 2〇MHz信號加以時脈。由於輸入字組Dc〇in重複地被添加 至加法器40之啟始值，加法器週期地溢位並且產生的進位 信號構成DC◦之輸出信號。如果在溢位時有餘項，則這出 現在暫存器4!中並且代表DC〇進位輸出之相位誤差。這 餘項（restterm)被使用以控制多級分接延遲線而產生一組低 顫動輸出時脈。DCO同時也在進位輸出之上被延伸。該進 位輸出引動計數器在具有進位輸出時計數一。這些額外的 位元組有效地計算被產生之標稱16·384ΜΗζ輸出時脈之週 期。這些額外的項目被使用在相關時脈之合成中，例如產 生之12.352MHz輸出時脈中。 546921 五、發明說明（7) DCO主頻率進位輸出之虛擬頻率是主時脈χ p/Q，其中p 疋在加法器29中被相加之常數，並且q是dc〇暫存器41 之容量。在此範例中，主時脈是20MHz。 一組DC028-DC0〗被使用以合成經由分接延遲線27和分 吾’J器26反饋至相位比較器21的一組輸出時脈。系統永久 地尋找以對齊這DCO的虛擬輸出時脈至輸入時脈之相位。 弟一 DC028-DC〇2與第一 DCO相同，其例外事項是累積 值-餘項加上進位輸出加上週期延伸位元，可被控制器U 所設定。因為第二DCO具有相同於由DCO容量、主時脈 頻率（20MHz)和被加之常數p所決定之第一 dc〇的自跑頻 率，並且當第二DCO如第一 DCO添加相同誤差項目時， 則第二DCO產生如第一 DCO相同的頻率和頻率移位的一 組虛擬16.3 84MHz時脈。第二DCO是可設定裝置意指，在 產生的16.384MHz時脈之間的僅有差異可能是在兩組時脈 之間之任意的靜態相位偏移。這是重要的，因為一組產生 的時脈是需要連續地對齊其輸入參考時脈之相位，以及一 組合成的時脈，其相位可以任意地被設定。 第4圖詳細地展示輸出PLL。其主要包含相位比較器30、 積分器31、被使用以產生輸出時脈之DCO-DC〇i34以及第 二 DC0-DC0233，該第二 DC0-DC0233 利用 20MHz 主時脈 而產生一組數位化格式虛擬16.384MHz時脈。如取訊PLL 之情況中，DCO-DCOi和DC02兩者皆具有相同誤差資訊當 成輸入。DC〇2可在控制單元控制之下被設定。相位比較器 30是一組減法器，其從餘項加上該進位輸出加上取訊pll 10 546921

五、發明說明（8) 之DC〇2的週期延伸位元内減去餘項加上該進位輸出加上 輸出PLL之DC〇233週期延伸位元。積分器31是一組累積 器其將相位比較器之結果加至它自〔，有效地向上對準 輸出PLL之中心頻率至被取得的取訊pLL之中心頻率。 DC0J4提供一組輪出信號至分接延遲線35和分割器％ 以減低顫動並且為電路提供輸出。 正常操作時，所有的取訊PLL向上對準他們分別的輸入 >考時脈。輸出PLL12被附帶於一組取訊pLL1〇。其鎖定 取Λ PLL之輸出並且產生穩定的輸出時脈。輸出pLL調整 它自己以至於在輸出PLL之DC〇2中之值將傾向於匹配來 自取訊PLL之DC02值。 依據參考重新配置，（相等於附帶一組新的取訊pLL至輸 出PLL之新的輸入參考時脈之選擇），輸出ριχ之dc〇2中 的值將依序地傾向於匹配從最新附帶之取訊pLL的dc〇2 得到的值。因為這些值是與來自先前的取訊ριχ之Dc〇2 值無相互關聯，故在第一和第二取訊pLL之間的一種簡單 L唬又換將形成任意的相位偏移被引介在輸出dc〇2和取 矾DC〇2之間。這偏移將出現而作為在相位比較器之一組誤 差項輸出並且輸出PLL將調整至該相位誤差，其利用在輸 出時脈上面引介一組相等於被包含在取訊ριχ之dc〇2和 輸出PLL之DC〇2之間的差量之最初相位偏移的相位途 程此處以具有可設定的DCO之複製供應以置放該值。在 參考重新配置之時，取訊PLL和輸出pLL兩者之dc〇2被 又疋為共同值。取訊PLL不被擾亂，因為其DC〇2不是 546921 五、發明說明（9) 在其反饋迴路中。因為DCO^ccrDCOhut等於零，在參考重 新配置之上的即時相位誤差成為零。 雖然本發明已參考此處之較佳實施例而予以說明，但這說 明並不以有限的意義加以構成。對於熟習本技術之人員， 其將明白參考本發明之說明，本發明彼露之實施例可有各 種之修改。因此本發明所附加之申請專利範圍將涵蓋在本 發明確實的範疇内之任何的上述修改或實施例。 546921 五、發明說明（ίο) 元件標號對照表 1……多工器 2……計數器 3……相位檢測器 4……積分器 5……數位控制震盪器 6……分接延遲線 7……分割器電路 10......取訊數位鎖相迴路 11……多工器 12……輸出鎖相迴路 13……控制器 21......相位比較器 22……向上/向下計數器 23……削減器 24......加法器 25……累積器 26……分割器 27……分接延遲線 28……DCO 29......加法器 30……相位比較器 31……積分器 33……DC0-DC02 13 546921 五、發明說明（11 ) 34……DCO-DCOi 3 5......延遲線 36……分割器 40……加法器 41……暫存器 14

Claims (1)

1. 546921

   修正^曰補充丨 、申請專利範圍 第90130416號申請案申請專利範圍修正本 92.5.9. 1 · 一種用以從多數個輸入參考信號之一回復時脈信號之 時脈回復電路，包含有： 一組對於各輸入之取訊鎖相迴路（PLL)，各該取訊PLL 具有用以比較輸入信號與反饋信號之相位比較器，並且第 一和第二數位控制震盪器（DC〇)從該相位比較器接收一組 輸入，該取訊PLL的該第一 DCO在反饋迴路中供應一組輸 入至該相位比較器，並且該取訊PLL的該第二DCO具有一 組控制輸入以在其中引介相對於該取訊PLL之該第一 DCO 的相位偏移，且提供該取訊PLL之一組輸出； 一組具有相位比較器之輸出PLL選擇地可連接至各該 取訊PLL之輸出，該輸出PLL具有一組第一 dc〇提供該 電路之一組輸出以及在反饋迴路中之一組第二Dc〇提供一 組反饋5虎至該輸出PLL之該相位比較器，該輸出pll的 該第二DCO具有一組控制輸入以在其中引介相對於該取訊 PLL之該第一 DCO的相位偏移；以及 一組控制單元，在從一組輸入轉換至另一組時，用以設 定該取訊電路之第二DC0以及該輸出pLL之第二dc〇之 相位至一共同值以避免在切換參考信號時之瞬間的相位誤 差。 2. 如申請專利範圍第！項之時脈回復電路，其進—步地包 含-組在該取訊PLL之反饋迴路中之分接延遲線以產生一 組低顫動輸出。 3. 如申請專利範圍第i項或第2項之時脈回復電路，其中

   546921 六、申請專利範圍 該相位比較器包含一組週期/滑失計數器以及用以削減週期 /滑失計數器之輸出的一組削減器。 4·如申請專利範圍第丨或2項之時脈回復電路，其進一步 地包含用以積分相位比較器之輸出的一組積分器/累積器。 5. 如申請專利範圍第4項之時脈回復電路，其進一步地包 含用以添加該積分器/累積器之輸出至該相位比較器之輸出 的一組第一加法器。 6. 如申請專利範圍第5項之時脈回復電路，其進一步地包 含用以添加常數至該第一加法器之輸出之分別的另外加法 器，該等另外的加法器被連接到該取訊PLl之該第一和第 二DCO的分別輸入。 7·如申請專利範圍第1或2項之時脈回復電路，其中該等 DCO包含計算所產生之輸出時脈週期的額外位元。 8·如申請專利範圍第1或2項之時脈回復電路，其進一步 地包含用以積分該輸出PLL之該相位比較器輸出的一組積 分器/累積器，以及用以添加該積分器/累積器之輸出至該輸 出PLL之該相位比較器輸出的一組第一加法器。 9·如申請專利範圍第8項之時脈回復電路，其進一步地包 含用以添加常數至該第一加法器之輸出的另外加法器該 另外的加法器被連接到該輸出PLl之DCO的輸入。 10 ·如申請專利範圍第1或2項之時脈回復電路，其中該 等取訊PLL之該等數位控制震盪器是相加型式倍率乘法 器，其中之一組，當獲得一種溢位狀況以及一組產生代表 各輸出信號中之時間誤差的控制信號之餘項時，產生一組 -16- 546921

   六、申請專利範圍 輸出信號。

   11 ·如申睛專利範圍第1或2項之時脈回復電路，其中該 輸出PLL之該第一 DC〇的該輸出被連接到一組分接延遲線 以減低顫動。 i2· —種從多數個輸入參考信號之一組回復一時脈信號 之方法，其包含之步驟有：

   對於各輸入提供一組取訊鎖相迴路（PLL)，各該取訊 pLL包含第一和第二數位控制震盪器（DC〇); 利用該第一和第二DC0追蹤一組參考輸入信號，該第 DCO疋在該取訊pll之反饋迴路中並且該第二dc〇提 供5玄取訊鎖相迴路之一組輸出； 提供選擇地可連接至該取訊PLL的一組輸出pLL，該輸 出PLL包含第一和第二dc〇 ; 利用该輸出PLL之該第一和第二DCO追蹤該取訊pll 之該輸出，該輸出PLL之該第一 DC〇提供一組回復時脈信

   唬並且該輸出PLL之該第二DC〇是在該輸出pLL之反饋 迴路中；並且 在轉換至另一參考輸入時，設定該取訊PL]L和該輸出 pLL之該第二dc〇的相位至一共同值。 13·如申請專利範圍第12項之方法，其中在該取訊鎖相 迴路中之顫動是利用一組被分接延遲線而被減低。 14. 如申請專利範圍第12項或第13項之方法，其中該等 DCO具有計數由DC〇產生的時脈之輸出週期的延伸位元。 15. 如申請專利範圍第12或π項之方法其中各該pLL

   546921 六、申請專利範圍 包含-組相位比較器，並且該相位比較器之輪出在被饋送至 該第一和第二DCO之前被積分。 16 ·如申請專利範圍第15項之方法，其中 丹〒週期滑失利用在 該相位比較器中之一組向上/向下計數器而計算。 17·如申請專利範圍第16項之方法，其中該週期滑失計 數裔之輸出被削減。 18.如申請專利範圍帛12或13項之方法，其中該等取訊 PLL被同時控制該等DC〇之相位偏移的一組控制器所選 擇。 19·如申請專利範圍第18項之方法，其中該控制器控制 一多工器之選擇輸入以連接作用的取訊PLL至該輸出pLL。 〇·種用以從一遭受顫動之輸入信號回復一穩定的時 脈信號之取訊數位鎖相迴路，其包含有： 一組接收該輸入信號之數位輸入電路； 第一和第二數位控制震盪器，用以產生所需頻率的輸出 以及一組代表在各該輸出信號中之時間誤差之控制信號； 夕數個分接延遲線，該等分接延遲線包含多數個延遲裝 置’該等多數個分接延遲線之延遲總數是較少於該等數位 控制震盪器之一組時脈週期；以及 一組數位相位比較器，用以接收來自該輸入電路之該至 少一組輸入信號以及接收來自該最後分接延遲線提供裴置 之該輸出信號以產生控制該數位控制震盪器之一組數位輸 入信號。 21.如申請專利範圍第20項之取訊數位鎖相迴路，其中 -18- 546921 六、申請專利範圍 該數位控制震盪器是相加型式倍率乘法器，其中之一組， 當得到一種溢位狀況以及一組產生該控制信號之餘項時， 產生該輸出信號並且該等該數位控制震盪器之第二組具有 一組可設定相位。 22· —種用以產生穩定輸出時脈之輸出數位鎖相迴路，其 包含： 一組數位相位比較器，其從來自輸出PLL之反饋虛擬時 脈減去來自取訊PLL之虛擬輸出時脈； 組積分器’其具有將相位比較器之輸出加至它本身的 一組累積器；以及 第一和第二數位控制震盪器，用以產生一組所需頻率之 輸出以及一組代表在該輸出信號中時間誤差之控制信號， 該第一數位控制震盪器饋送控制信號至多數個分接延遲 線，並且該第二數位控制震盪器可設定地提供反饋信號至 相位比較器。 23.如申請專利範圍第22項之輸出數位鎖相迴路其進 -步的包含多數個分接延遲線’胃等分接延遲線包含多數 個延遲裝置，該等多數個分接延遲線之延遲總數是較少於 δ玄4數位控制震盪器之一組時脈週期。 546921

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