CN114679173B - 锁相环和时钟同步系统 - Google Patents

Abstract

根据本发明的各个方面提供了锁相环（PLL）和时钟同步系统。该锁相环包括鉴相器、低通滤波器、振荡器、输出块和锁相块。振荡器生成中间时钟，而输出块在对中间时钟的周期进行模为预定数量的计数时生成反馈时钟的每个连续周期。在检测到锁相环失去锁相时，锁相块控制输出块的运作以便从检测到锁相环失去锁相的时刻起，在输入时钟的两个周期内使锁相环获得锁相。

Description

锁相环和时钟同步系统

本专利申请与于2021年10月6日提交的发明名称为“锁相环中的快速锁定”、申请号为202141045501的共同未决的印度临时专利申请以及与于2022年5月10日提交的发明名称为“当失去锁相时获得锁相环PLL中的锁定”、申请号为17/662,660的美国专利申请相关，并要求上述印度临时专利申请和美国专利申请的优先权。上述印度临时专利申请和美国专利申请的与本文描述不相抵触的全部内容通过引用并入本文。

技术领域

本发明的实施例总体上涉及锁相环（Phase-locked loop，简称“PLL”），并且更具体地涉及在失去锁相时通过PLL获得锁相。

背景技术

锁相环经常用于生成时钟信号。PLL接收输入时钟并生成输出时钟（时钟信号），该输出时钟的频率通常是输入时钟频率的所需的倍数，但该输出时钟的频率也可以与输入时钟频率相同。当输出时钟频率等于输入时钟频率时，PLL可被称为零延迟缓冲器（Zero-Delay-Buffer，简称“ZDB”）。

当输出时钟的频率和相位都与输入时钟匹配时，就称为PLL处于锁定状态。鉴相器通常与其他元件相结合使用，以便检查在PLL正常运作的期间是否确实存在这种锁定，然后对所需的锁定采取修正措施。

经常会出现PLL在频率和/或相位方面失去锁相的情况。当PLL在相位（而不是频率）方面失去锁相时，PLL可认为失去锁相。本发明的各个方面是针对在PLL失去锁相时重新获得锁相。

发明内容

本发明的实施例涉及一种锁相环。该锁相环包括鉴相器、低通滤波器、振荡器、输出块和锁相块。鉴相器用于接收输入路径上的第一输入时钟和反馈路径上的反馈时钟。该鉴相器生成表征第一输入时钟与反馈时钟之间的相位差的误差信号。低通滤波器用于通过对误差信号进行滤波来生成经滤波的误差信号。振荡器用于根据经滤波的误差信号生成中间时钟，其中，中间时钟的频率由经滤波的误差信号的幅度确定。输出块用于在对中间时钟的周期的预定数量进行计数时生成反馈时钟的每个连续周期。锁相块用于检测锁相环是否失去锁相，并且用于控制输出块从检测到锁相环失去锁相的时刻起，在第一输入时钟的两个周期内锁定锁相环的相位。

在一些实施例中，锁相块用于锁定锁相环的相位，同时还在锁定期间防止反馈时钟中出现短时脉冲波干扰。

在一些实施例中，反馈时钟是锁相环的输出时钟，并且反馈时钟具有与第一输入时钟的频率相同的频率；其中，锁相环用作第一输入时钟的零延迟缓冲器。

在一些实施例中，当锁相环处于锁相状态时，由于第一输入时钟中发生相移而使锁相环进入失去锁相的状态；其中，锁相块通过以下方式锁定锁相环的相位：使输出块重新启动，以便开始对与第一输入时钟同步的周期的预定数量进行计数，以使得输出块在重新启动之后并在生成连续周期中的每下一个周期之前，对周期的预定数量进行计数。

在一些实施例中，锁相块包括相位阈值交叉检测器、复位发生器块和同步器块。相位阈值交叉检测器用于检测锁相环是否失去锁相。如果锁相环被确定为失去锁相则相位阈值交叉检测器生成具有第一值的控制信号，并且如果锁相环被确定为处于锁相状态则相位阈值交叉检测器生成具有第二值的控制信号。其中，如果误差信号的幅度超过失锁阈值，则相位阈值交叉检测器检测到锁相环失去锁相。复位发生器块用于当控制信号具有第一值时，对分频器复位信号进行断言。同步器块用于对分频器复位信号与中间时钟进行同步，以便生成经同步的分频器复位信号。

在一些实施例中，输出块包括延迟块、分频器和选通块。延迟块用于接收经同步的分频器复位信号，并在延迟块中配置的经编程的延迟之后，将经同步的分频器复位信号作为断言状态的复位信号进行转发，并且延迟块用于对与第一输入时钟同步的复位信号取消断言。分频器用于接收中间时钟和复位信号。分频器在对中间时钟的周期的预定数量进行计数时生成经分频的时钟的每个连续周期，以使得输出时钟的频率等于第一输入时钟的频率。选通块用于当锁相环处于锁相状态时，将经分频的时钟作为反馈时钟进行转发，并且用于在锁相环失去锁相的持续时间的一部分时间内不将经分频的时钟作为反馈时钟进行转发。其中，锁相块在第一输入时钟的一个周期内使分频器保持处于复位状态。

在一些实施例中，复位发生器块包括第一多路复用器（multiplexer, 简称“MUX”）、第一触发器。第一多路复用器用于接收第一输入时钟和备用时钟。如果第一选择信号具有第一值，则第一多路复用器将第一输入时钟作为被选择的时钟进行转发。如果第一选择信号具有第二值，则第一多路复用器将备用时钟作为被选择的时钟进行转发。第一触发器用于在时钟输入端上接收第一多路复用器的被选择的时钟、在数据输入端上接收固定为逻辑低电平的第二复位信号以及在异步置位输入端上接收控制信号。如果控制信号为逻辑高电平，则第一触发器对分频器复位信号进行断言。其中，延迟块包括第二多路复用器。第二多路复用器用于接收经同步的分频器复位信号和恒定参考电位（GND）作为输入。如果第二选择信号具有第一值，则第二多路复用器将经同步的分频器复位信号作为输出进行转发。如果第二选择信号具有第二值，则第二多路复用器将恒定参考电位作为输出进行转发。

在一些实施例中，选通块包括反相器、第二触发器、或门和与门。反相器用于对经同步的分频器复位信号进行反相。第二触发器用于在负沿触发的时钟输入端处接收经分频的时钟，以及在数据输入端处接收经反相的经同步分频器复位信号，并生成触发器输出信号。或门用于接收经反相的经同步分频器复位信号以及触发器输出信号并生成OR输出。与门用于接收OR输出和经分频的时钟。如果OR输出为逻辑高电平，则与门将经分频的时钟作为反馈时钟进行传播。如果OR输出为逻辑低电平，则与门不传播经分频的时钟。其中，第二多路复用器的第二选择信号耦接到OR输出。

在一些实施例中，锁相环还包括多个输出块。多个输出块生成多个输出时钟，每个输出块在对输出时钟的周期的相应预定数量进行计数时生成反馈时钟的每个连续周期。其中，第一输入时钟的相位与多个输出时钟中的每个输出时钟的相位具有各自的预定相位关系。其中，当锁相环失去锁相时，锁相块恢复每个预定相位关系。其中，多个输出时钟中的第一输出时钟相对于第一输入时钟的相位具有零相位差、具有与第一输入时钟的频率相同的频率，并且其中第一输出时钟用作为反馈时钟。

在一些实施例中，多个输出块中的每个输出块中的延迟块和分频器分别被编程为具有相应的延迟码和分频码，以便使得能够对多个输出时钟中的每一个配置预定相位关系和频率。

在一些实施例中，相位阈值交叉检测器仅在以下情况下生成具有第一值的控制信号：第二预定数量的连续误差信号超过失锁阈值；以及第二预定数量的连续误差信号中的每一个相对于第二预定数量的连续误差信号中的其余误差信号均介于预定的百分比值内。

在一些实施例中，第一输入时钟在相移之后不再存在。其中，低通滤波器还用于在等于第一输入时钟的两个周期的时间间隔结束时生成备用时钟的上升沿。其中，时间间隔开始于控制信号变为第一值的时刻。其中，上升沿使输出块重新启动，以便开始对与备用时钟的上升沿同时发生的周期的预定数量进行计数。

在一些实施例中，中间时钟为锁相环的输出时钟，经分频的时钟为反馈时钟。其中，分频器位于锁相环的反馈路径中并且产生经分频的时钟。其中，输出时钟的频率是第一输入时钟的频率的倍数。

本发明的实施例还涉及一种系统，包括线卡和第一时序卡。线卡用于接收数据包。线卡参照被选择的时钟重新设置数据包的时序，并且发送经重新设置时序的数据包。第一时序卡用于生成第一时钟。其中，线卡包括用于接收第一时钟的锁相环（PLL）。该锁相环用于基于作为被选择的时钟的第一时钟来提供输出时钟，其中的锁相环为前述任意一种锁相环。

附图说明

在下文将参照附图对本发明的示例实施例进行简要的描述。

图1为一种示例设备的框图，在该示例设备中可以实施本发明的几个方面。

图2示出了现有技术中锁定相位的时长的时序图。

图3为本发明的实施例中实现的锁相环的框图。

图4A为本发明的实施例中实现的锁相块的图。

图4B为本发明的实施例中实现的输出块的电路图。

图5示出了在本发明的实施例中使失去锁相的时长最小化的方式的时序图。

图6示出了在本发明的实施例中当输入时钟在相位改变后失效时继续生成输出时钟的方式的时序图。

图7为在本发明的实施例中具有多个输出块的锁相环的框图。

图8示出了在本发明的实施例中对每个输出时钟进行相位重新对齐的方式的时序图。

图9为本发明的实施例中的系统的框图，在该系统中可以包括根据本发明的几个方面所实现的设备。

在附图中，相似的附图标记通常表示相同的、功能相似的和/或结构相似的元件。要素首次出现的附图由相应的附图标记中最左侧的数字来表示。

具体实施方式

1. 概述

根据本发明的一个方面提供的锁相环包括鉴相器、低通滤波器、振荡器、输出块和锁相块。振荡器生成中间时钟，而输出块在对中间时钟的周期的预定数量进行计数时生成反馈时钟的各个连续周期。锁相块在检测到PLL失去锁相时控制输出块的运作，以便从检测到PLL失去锁相时起在输入时钟的两个周期内通过PLL获得相位锁定。

根据本发明的另一方面，锁相块通过PLL获得相位锁定，同时还通过采用选通逻辑来在锁定操作期间防止反馈时钟中出现短时脉冲波干扰。在一个实施例中，反馈时钟为PLL的输出时钟。

根据本发明的又一方面，锁相块通过使输出块中的分频器复位然后使分频器相对于输入时钟同步地重新启动来锁定PLL的相位。在一个实施例中，在重新启动之前，锁相块在输入时钟的一个周期内使分频器保持处于复位状态。

下面参考用于进行说明的示例来描述本发明的几个方面。然而，本领域技术人员应认识到，可以在没有一个或多个具体细节的情况下或使用其它方法、组件、材料等来实现本发明。在其它情况下，未详细示出众所周知的结构、材料或操作以避免模糊本发明的特征。此外，所描述的特征或方面可以以各种组合来实现，尽管为了简明起见本文中仅描述了一些组合。

2. 示例设备

图1为示出了一种示例设备的细节的示意图，在该示例设备中可以实施本发明的几个方面。图1示出了被连接成接收输入时钟fin-1、fin-2到fin-N（N代表任何自然数）的锁相环100。锁相环100选择性地（例如，在用户控制下）接收输入时钟中的一个，并生成基于所选择的输入时钟（或根据所选择的输入时钟得出）的输出时钟fout。通常，输入时钟和输出时钟具有方波波形，并且输出时钟的频率是当前选择的输入时钟的频率的所需的倍数。该倍数可以是任何整数或分数，并且通常等于或大于一。

锁相环的基本的块通常包括鉴相器、环路滤波器、受控振荡器和分频器。负反馈使得由相位误差检测器生成的误差信号在稳态下趋近于零，此时分频器的输出频率（也可以是时钟）和输入频率处于锁相状态和锁频状态。处于这种稳态下的锁相环被称为处于锁频状态和锁相状态。根据锁相环100的具体实现方式，分频器的输出可以是锁相环的输出时钟。例如在零延迟缓冲器的实现方式中，分频器在锁相环中处于正向通路中（并且被称为输出分频器）。或者当需要输出时钟的频率大于输入时钟的频率时，受控振荡器的输出可以是锁相环的输出时钟，在该锁相环中分频器位于反馈通路中。

如果输入时钟（例如fin-1）的相位发生显著变化，则锁相环100可能（在达到稳态之后）会失去锁相。例如，当从网络接收到fin-1时，可能会发生这种变化，并且网络中的故障（例如数据丢失）导致fin-1的相位发生相应的变化。或者，当仅实现了频率锁定时，锁相环100可能在锁相环的采集阶段期间失去锁相。而且，在选择频率相同或不同但相位不同（与fin-1相比）的另一个（新的）输入时钟后，锁相环100可能会失去锁相。

通常，当这种变化发生时，作为输入被提供给锁相环100的鉴相器的输入时钟和反馈时钟不再被锁定相位（但可以锁定频率）。当输入时钟和反馈时钟的相位差大于预定的失锁阈值时，认为锁相环失去锁相。如在本文中所使用的，术语“锁相”指输入时钟的相位与反馈时钟的相位之间的相位误差为零或者理想地不大于“稳态阈值”。稳态阈值通常取决于输入时钟的时钟抖动。例如，对于频率为1赫兹（Hz）的输入时钟，基于输入时钟的标称时钟抖动，稳态阈值可以约为4至5纳秒（ns），并且失锁阈值（如上所述）的范围可以介于稳态阈值的3倍到5倍之间。因此，在上述示例中，当相位误差超过约20ns至30ns时，可以认为发生了失去锁相的情况。一般来说，稳态阈值和失锁阈值可能会基于锁相环的应用场合而改变。

因此，在锁相环100的前述实现方式中，锁相环100的输出时钟呈现出如图2所示的特性。图2示出了在输入时钟的相位发生改变之后进行锁定的示例示意图。在图2中，示出了进行锁定的波形未按比例绘制，并且该波形仅用于对锁定进行说明。在图2中，波形210表示输入时钟（假设为fin-1），波形230表示输出时钟fout。直到时刻t21，锁相环100处于稳态（频率锁定和相位锁定）。因此，fin-1的上升沿和fout的上升沿对齐。在时刻t23，fin-1的相位发生了突然变化。因此，前述的锁相环失去锁相（从时刻t23开始，fout的上升沿不再与fin-1的上升沿对齐），并且在时刻t28再次实现锁相。

有几个因素可能会影响实现相位重新锁定的速度。因素之一是锁相环的闭环带宽（Band Width，简称“BW”）。锁相环的环路带宽通常很小（比输入频率小100倍左右），以便将输出时钟fout的相位抖动保持在最低限度。然而，低环路带宽会导致较长的锁定时长（例如，对于1mHz带宽的锁相环，大约需要几分钟）。至少在某些环境中，如此长的获得锁相时长可能是不希望的或是不可接受的。

如在下文参照示例实施例所详细描述的，根据本发明的几个方面实现的锁相环使得实现或重新获得锁相所花费的时间最小化。

3. 锁相环

图3为在一个实施例中根据本发明的几个方面实现的锁相环的框图。锁相环300可以实现为代替图1中的锁相环100，该锁相环300可包括多路复用器305、相位数字转换器310、数字滤波器320、数控振荡器（digitally controlled oscillator，简称“DCO”）330、锁相块350和输出块385。所示输出块385包括延迟块360、分频器（divider，简称“DIVO”）370和选通块380。图3的锁相环300的特定块或组件仅以说明的方式示出。锁相环300的其它实施例可被实现为具有其它块或组件（模拟块或组件、数字块或组件和/或模拟块或组件和数字块或组件的组合），这对于本领域技术人员而言通过阅读本文的公开内容将是显而易见的。例如，相位数字转换器310可以由时间数字转换器（time-to-digital converter，简称“TDC”）代替，并且锁相环300也进行相应的变化。此外，虽然块320、块330、块350、块360、块370和块380被描述成被实现为数字块（块310可以包含数字子块与模拟子块的结合），但在另一个实施例中，这些块被实现为传统的模拟块，例如模拟鉴相器和电荷泵、模拟环路滤波器和电压受控振荡器（voltage controlled oscillator，简称“VCO”）。

锁相环300的一些组件或块或者所有组件或块可以被实现为集成电路的形式、或实现为分立形式、或实现为集成形式和分立形式的组合。在图3的实施例中，所示锁相环300被实现为零延迟缓冲器。在这种实现方式中，如图3所示，反馈时钟（作为相位数字转换器310的输入而被提供）是输出时钟本身。因此，当锁相环300处于稳态时，输出时钟的相位和频率等于输入时钟的相位和频率。在锁相环300作为零延迟缓冲器的替代实现方式中，可以提供多个输出时钟，其中一个输出时钟（零延迟缓冲器的输出）相对于输入时钟具有零相位差，而其它一个或多个输出时钟相对于输入时钟具有相应的预定相位关系（例如，+π/2、-π/4等）。在这种实现方式中，反馈时钟为零延迟缓冲器的输出时钟；并且当对于每个输出时钟均获得了各自的预定关系时，锁相环可认为处于锁相状态。

尽管本文提供的描述是关于被实现为零延迟缓冲器的锁相环，但本发明的各方面可以通过被提供作为输出时钟的振荡器输出fvco来实现，其中块385的所有组件或一些组件位于反馈路径中。在示例实现方式中，延迟块360和分频器370可以位于反馈路径中，并且选通块380可以连接到位于输出路径中的数控振荡器330。在零延迟缓冲器这种实现方式的上下文中，振荡器输出在此将被称为中间时钟。

多路复用器305接收时钟fin-1至时钟fin-N（N代表任何整数），并且基于选择信号clkin_sel的逻辑值而在路径301上转发时钟fin-1至时钟fin-N中的一个作为输出（多路复用器的输出或所选择的时钟fin）。选择信号可以由用户（通过未示出的相应装置）设置以指示时钟fin-1至时钟fin-N中的一个作为输入时钟。在一些替代实施例中，多路复用器305可以不被实现为锁相环300的一部分，而是可以在该锁相环的外部。

相位数字转换器310接收多路复用器的输出fin和反馈时钟fout、在路径315上生成误差信号、并且在路径315上提供数字形式的误差信号，该误差信号的值与多路复用器的输出信号和反馈时钟信号之间的（当前）相位差成比例。路径315可以表示一个或多个数字路径，各路径用于经数字化的误差信号的对应位。

在替代实施例中，组件或块310可以以已知方式被实现为时间数字转换器，而对锁相环300的其它块的实现方式所进行的相应修改对于本领域技术人员来说是显而易见的。通常，组件310用作为鉴相器、接收多路复用器的输出信号和反馈时钟信号并且在路径315上生成误差信号，该误差信号代表多路复用器的输出信号与反馈时钟信号之间的相位误差。

在锁相环300处于稳态的条件下，反馈时钟fout相对于输入时钟fin处于锁相状态和锁频状态。换言之，反馈时钟的频率与输入时钟的频率相同或基本相等（频率锁定）。此外，输入时钟信号与反馈时钟信号之间的相位误差为零或小于一个周期，并且该相位误差在理想情况下不超过几度（并且远小于360度）（相位锁定）。

此外，在锁相环300通电后或复位后，可以在实现相位锁定之前先实现频率锁定。此外，当输入时钟从一个值切换到另一个值时，可以在实现相位锁定之前先实现频率锁定。在这种情况下，锁相环300可以处于频率锁定状态但处于失去锁相状态。

本发明的几个方面是针对在非常短的时间内（在一个实施例中，该非常短的时间不超过输入时钟的两个周期）获得相位锁定。

返回参照图3，数字滤波器320采用一个或多个数字低通滤波器。该一个或多个数字低通滤波器在路径315上接收数字值，并对数字值的流进行低通滤波。经滤波的误差信号325作为输入被提供给数控振荡器330，并且信号325的幅度确定了作为路径335上的中间时钟fvco被提供的时钟波形的频率。在一个实施例中，数控振荡器330被实现为数控晶体振荡器。

延迟块360在路径365上生成复位信号rst_rs以便对分频器370进行复位，并且该延迟块基于作为输入而被接收的延迟码（未示出）来添加延迟以释放对分频器370进行的复位。延迟块360可以以已知方式（例如，使用计数器）来实现。

分频器370在路径335上接收中间时钟fvco、在路径365上接收延迟块的输出rst_rs、并且运作以将中间时钟的频率除以所需的比率（基于由用户通过未示出的相应装置设定的divo_code）并因此在路径375上生成经分频的（中间）时钟divo_int。在锁相环被实现为零延迟缓冲器的情况下，该比率被编程为使得分频器370的经分频的输出具有与输入时钟fin的频率相同的频率。例如，如果选定的输入时钟fin工作在1兆赫（MHz）的频率下，并且稳态下的数控振荡器的频率为1吉赫（GHz），则分频器370的分频比被编程为fvco/fin，即，1000。分频器370在对中间时钟fvco的周期的预定数量（期望比率）进行计数时生成经分频的时钟的各个连续的周期。

选通块380在路径375上接收分频器370的输出并在路径395上生成反馈时钟或输出时钟fout。选通块380进行运作以便在路径395上（前向）传播作为输出时钟的经分频的时钟divo_int或者对该经分频的时钟进行选通（不传播或前向传播）。

锁相块350接收输入时钟fin、误差信号和中间时钟fvco。锁相块350在路径355上生成经同步的分频器复位信号divo_rst_ff_sync。在锁相环300被实现为具有单个输出的零延迟缓冲器的情况下，锁相块350运作以便与输入时钟fin同步地使分频器370重新启动。在将锁相环300实现为具有多个输出时钟的零延迟缓冲器的实现方式中，延迟块360运作以便使每个分频器370重新启动，从而使得在锁相环失去锁相时获得相应的预定相位关系。接下来提供本发明实施例中的锁相块350的实施细节。

4. 锁相块

图4A示出了本发明实施例中的锁相块的实施细节的示意图。锁相块350被示出为包括相位阈值交叉检测器（phase threshold crossing detector，简称“PTCD”）410、复位发生器块420和同步器块430。复位发生器块420则被示出为包括多路复用器415和触发器419。同步器块430被示出为包括触发器432和触发器434。图4A中的特定块和特定相互连接仅作为示例示出。在本发明的其它实施例中可以使用更多的块或更少的块。此外，块410、块420和块430中的每一个均被实现为数字单元。然而，在其它实施例中，这些块中的某些块或全部块可被实现为模拟单元。

相位阈值交叉检测器410接收误差信号、将误差信号与预定的可编程失锁阈值进行比较、并在路径412上生成控制信号set_flop。阈值可以由用户通过未示出的相应装置来提供（例如在寄存器中设置值），并且该阈值可以基于锁相环的具体应用场合。如果误差信号超过失锁阈值，则相位阈值交叉检测器410检测到锁相环失去锁相。相位阈值交叉检测器410还（通过未示出的相应装置）检测到锁相环300处于锁频状态。

在一个实施例中，相位阈值交叉检测器410首先检测锁相环是否处于频率锁定状态，如果是，则继续检测锁相环是否处于失去锁相状态。换言之，仅在实现频率锁定之后才寻求进行相位锁定。如果确定锁相环300没有失去锁相，则相位阈值交叉检测器410在路径412上生成逻辑低电平set_flop。而如果确定锁相环300失去锁相，则相位阈值交叉检测器410在路径412上生成逻辑高电平。相位阈值交叉检测器410在非常短的时间内提供比较输出（与输入时钟的一个周期相比）。在一个实施例中，相位阈值交叉检测器410在100纳秒（ns）内将误差信号与经编程的失锁阈值进行比较。

在将控制信号set_flop设置为逻辑高电平时，相位阈值交叉检测器410忽略任何超过在相位阈值交叉检测器410内经编程的失锁阈值的相位误差，直到当前的校正（相位重新锁定程序）结束。在一个实施例中，相位阈值交叉检测器410用于在对控制信号set_flop进行设置之后在输入时钟的几个周期（例如，7到8个周期）内停止运作。相位阈值交叉检测器410可以以已知的方式被实现。

应当理解的是，在锁相环处于稳态时，输入时钟也可能存在一些时钟抖动，导致非零（但接近于零）的相位差。在这种情况下，不希望相位阈值交叉检测器410在路径412上生成逻辑高电平。因此，失锁阈值被编程为使得时钟抖动不会导致在路径412上生成逻辑高电平。

在替代实施例中，相位阈值交叉检测器410可以用于对某一预定数量的超过失锁阈值的连续相位误差进行分析，而不是将仅一个（当前的）相位误差与失锁阈值进行比较，以便对失去锁相条件进行检测。在这种情况下，用户可以（通过未示出的相应装置）设定待分析的连续相位误差的预定数量。只有当预定数量的连续相位误差相对于彼此没有很大变化，但都处于彼此的某个百分比限制范围内时，相位阈值交叉检测器410才会在路径412上生成逻辑高电平。这意味着可能除了本文中提到的两个输入时钟周期之外，只有在更多的输入时钟周期的持续时间之后才能实现相位锁定。当输入时钟非常嘈杂（例如，表现出过多的相位噪声）时，这种运作模式可能特别有用。

例如，用户可以设定相位阈值交叉检测器410必须考虑三个连续的相位误差（例如，Ø1、Ø2和Ø3），其中每个误差都超过失锁阈值并且每个误差的值相对于彼此介于5%以内（即，Ø1和Ø2介于彼此的5%以内，Ø2和Ø3介于彼此的5%以内，Ø1和Ø3介于彼此的5%以内）。应当理解的是，输入时钟fin的相位可以经历几个快速的（相对于彼此在时间上间隔很近的）相位变化而不是单个变化。因此，可以寻求仅在相位变化已经稳定到一稳定的值之后再进行如本文所详细描述的相位锁定。当输入时钟在相位变化之后已稳定时，相位变化之后的相位误差将会超过失锁阈值，并且该相位误差的值将彼此接近。在初始的相位变化后输入时钟不稳定的持续时间内，相位误差的值可能不会彼此接近（尽管每个相位误差均可能超过失锁阈值），并且可能（至少在某些环境中）不希望启动相位校正，直到输入时钟稳定为止。

参考图4A，复位发生器块420在路径301上接收选定的输入时钟fin（多路复用器305的输出）并在路径423上生成分频器复位信号divo_rst_ff。多路复用器415在路径301上接收被选定的输入时钟（多路复用器305的输出）并且在路径413上接收备用时钟clk_b，并且基于路径414上的选择信号backup_clk_sel的逻辑值将输入时钟和备用时钟中的一个作为输出（多路复用器所输出或选择的时钟）在路径417上进行转发。备用时钟可以在锁相环300内部例如由数控振荡器330生成。

在一个实施例中，如果路径414上的选择信号为逻辑低电平，则选择输入时钟fin，而如果路径414上的选择信号为逻辑高电平，则将备用时钟选择为路径417上的输出。如下文参照图6所详细描述的，可在检测到当前使用的输入时钟fin失效时将路径414上的选择信号设置为逻辑高电平。

通过路径417上的时钟（多路复用器415的输出）来设置触发器419的时钟。触发器419在其异步的“Set”端接收路径412上的控制信号set_flop、在其输入端（D）接收路径418上的输入信号divo_rst、并且在路径423上生成输出（Q）和分频器复位信号。如果路径412上的设置信号的值是逻辑高电平，则触发器419的输出（Q）为逻辑高电平。如果路径412上的设置信号的值是逻辑低电平，则路径418上的输入信号在路径417上的时钟的上升（正）沿被传输到路径423上的输出端。

同步器块430在路径423上接收分频器复位信号divo_rst_ff、在路径335上接收中间时钟fvco，以及在路径355上生成经同步的分频器复位信号divo_rst_ff_sync。通过中间时钟来对同步器块430的触发器432和触发器434中的每一个的时钟进行设置。因此，在路径355上输出分频器复位信号divo_rst_ff之前，该信号被延迟中间时钟的两个时钟周期。因此，同步器块430进行运作以使分频器复位信号divo_rst_ff与中间时钟同步，从而在路径355上生成经同步的分频器复位信号。由于路径423上的信号通常相对于中间时钟异步，因此同步器块430降低了由于亚稳态而造成误差的概率。此外，同步器块430消除了跨多个输出块（例如图7中的块785-X）的亚稳态的不等概率，该不等概率是由于到达这些输出块的信号的潜在不等传播延迟而导致的。接下来提供本发明实施例中的输出块385的实现细节。

5. 输出块

图4B示出了本发明实施例中的输出块的实现细节的框图。所示输出块385包括多路复用器435、延迟块360、分频器370和选通块380。分频器370对应于图3中所示的分频器，并且为了简洁起见在此不再重复描述。所示延迟块360包括多路复用器435和延迟元件440。所示选通块380包括反相器462、触发器464、或门465和与门468。图4B中的特定块和特定互连方式仅以示例的方式被示出。在本发明的其它实施例中可以使用更多或更少的块。此外，逻辑或门465和逻辑与门468可被实现为通用的逻辑门（与非门（NAND）和或非门（NOR）），通过阅读本文提供的公开内容，这对于本领域技术人员而言将会是显而易见的。

多路复用器435接收路径355上的经同步的分频器复位信号以及路径433上的恒定参考电势（地电平），并基于路径476上的选择信号ctrl的逻辑值在路径436上转发经同步的分频器复位信号和逻辑低电平（地电平）中的一个作为输出（多路复用器输出的或所选择的信号，rst_in）。如下文将描述的，选择信号被从选通块380接收。在一个实施例中，如果信号ctrl的值是逻辑低电平，则选择经同步的分频器复位信号，而如果信号ctrl是逻辑高电平，则选择逻辑低电平（地电平）作为路径436上的输出rst_in。

延迟元件440在路径436上接收多路复用器输出rst_in、在路径335上接收中间时钟fvco以及在路径452上接收延迟码rstdelay_code。延迟元件440基于延迟码生成经延迟的分频器复位信号。换句话说，在分频器370开始对中间时钟fvco进行分频之前，可以编程以便延迟可编程预定数量rstdelay_code个中间时钟fvco周期。在一个实施例中，分频器370被设计成如果在路径365上接收到的复位信号rst_rs的值是逻辑高电平，则分频器在路径375上的输出在复位信号rst_rs为高电平的持续时间内保持在逻辑高电平。如果在路径365上接收到的复位信号rst_rs的值为逻辑低电平，则分频器370在路径375上的输出divo_int在经过等于divo_code中所设定的时钟周期数量的一半数量的中间时钟周期后变为低电平，然后在经过等于divo_code中所设定的时钟周期数量的一半数量的中间时钟周期后变为高电平，从而在路径375上实现了经分频的（中间）时钟divo_int，其中divo_code为路径354上的信号。

选通块380在路径355上接收经同步的分频器复位信号divo_rst_ff_sync、在路径375上接收经分频的（中间）时钟divo_int以及在路径395上生成输出时钟fout。选通块380还在路径476上生成控制ctrl信号。通过经分频的（中间）时钟来设置触发器464的时钟。在一个实施例中，触发器464是负沿触发的。如下文将参照图5所描述的，选通块380运作以便在路径395上对作为输出时钟的经分频时钟divo_int进行（前向）传播或进行选通（不传播或前向传播），从而提供无短时脉冲波干扰的输出时钟。

6. 锁相环在失去锁相时进行的相位锁定

图5示出了在本发明的实施例中锁相环的各个节点处的波形的时序图。图5示出了路径412上的控制信号set_flop、路径418上的输入信号divo_rst、路径301上的输入时钟fin、路径355上的经同步的分频器复位信号divo_rst_ff_sync（全部在图4A中示出）、路径463上的clk_out_en、路径476上的选择信号ctrl、路径436上的多路复用器输出的或所选择的信号rst_in、路径365上的复位信号rst_rs、路径375上的经分频的时钟divo_int和路径395上的输出时钟fout（全部在图4B中示出）的示例波形。在说明性实施例中，输入信号divo_rst始终被保持为逻辑低电平。在对图5的描述中，假设路径452上的延迟码rstdelay_code的值为零，这意味着零延迟。

直至时刻t51为止，锁相环300处于稳态。因此，在时刻t51之前，路径301上的输入时钟信号fin和路径395上的输出时钟信号fout处于频率锁定和相位锁定状态，并且路径315上的误差信号（未示出）的幅度小于“稳态阈值”。因此，相位阈值交叉检测器410（图4A）在路径412上生成逻辑低电平。假设在稳态下，路径414上的信号backup_clk_sel处于逻辑低电平。因此，示出了时钟信号fin已被选择为多路复用器415的输出。由于路径412上的信号set_flop处于逻辑低电平（如上所述），因此路径418上的输入信号在路径417上的时钟（此处为输入时钟信号fin）的上升（正）沿被传输到路径423（未示出）上的输出端。因此，触发器419在路径423上的输出divo_rst_ff为逻辑低电平。路径355上的经同步的分频器复位信号divo_rst_ff_sync处于逻辑低电平。

在稳态下，在路径463上被反相器462反相的经同步分频器复位信号处于逻辑高电平。路径476上的选择信号ctrl（或门465的输出）因此为逻辑高电平。结果，多路复用器435选择逻辑低电平（地电平）作为路径436上的输出（即rst_in）。延迟元件440在路径365上转发与中间时钟fvco同步的信号rst_in的值（即rst_rs）。分频器370在对路径335上的中间时钟fvco的周期的预定数量进行计数时生成经分频的时钟divo_int的每个连续周期。触发器464在经分频的时钟divo_int的相应负沿将信号clk_out_en传送到路径466。如前所述，与门468的输入ctrl处于逻辑高电平。与门的另一个输入是分频器370的输出（经分频的时钟波形，divo_int）。因此，与门将经分频的时钟divo_int作为输出时钟fout进行传播（转发）。路径395上的输出时钟fout作为反馈时钟被提供给相位数字转换器310。

在时刻t52，输入时钟fin具有相位变化（在图5中被示出为：在时刻t51发生阶跃变化并变为逻辑低电平，然后变为逻辑高电平）。可以观察到，如果没有相位变化，则下一个上升沿将出现在时刻t53，但由于输入时钟fin的相位变化，上升沿出现得更早（即，出现在时刻t52）。结果，从时刻t52开始，输出时钟fout失去了相对于输入时钟fin的相位锁定。因此，与输入时钟fin和输出时钟fout之间的（当前）相位差对应地，路径315上的误差信号的幅度从其先前的值上升。只有在对输入时钟fin的相位和反馈时钟fout的在时刻t53的相位（上升沿）进行比较之后，才会对输入时钟fin的从时刻t52开始的任何频率变化进行检测。由于锁相环300具有小环路带宽，由输入时钟fin的相位变化导致的输出时钟fout的任何频率变化通常都需要大的时间间隔。因此，输出时钟fout的频率被示出为没有发生变化，并且输出时钟fout相对于输入时钟fin继续处于频率锁定状态。

在时刻t53或稍晚一点（取决于块310的具体实现方式），误差信号的幅度被确定为超过预定的可编程相位阈值。作为响应，相位阈值交叉检测器410在路径412上生成逻辑高电平并在输入时钟fin的整个周期（由图5中的持续时间T1表示）内将其保持为逻辑高电平。在一个实施例中，输入时钟fin的时间周期的值被存储在数字滤波器320中，并且对内部参考时钟（未示出）的预定数量个时钟周期进行计数，以得出输入时钟fin的一个时钟周期（这里是T1）。在路径412上的控制信号set_flop被断言（为逻辑高电平）的情况下，数字滤波器320内的计数器（未示出）开始对内部参考时钟的预定数量个周期进行计数，并且在对该预定数量完成计数后对控制信号set_flop取消断言。例如，如果内部参考时钟的频率为50兆赫（MHz），而输入时钟fin的频率为1赫兹（Hz），则对内部参考时钟的5000万个沿进行计数以得出T1。在对5000万个沿完成计数之后，对控制信号set_flop取消断言。

在时刻t53，除了针对输入时钟fin的一个周期（T1）的持续时间启动计数器之外，针对输入时钟的两个周期的持续时间（由图5中的持续时间T2表示）的第二计数器也被启动。在T2结束时，如果在多路复用器415的输入端没有检测到输入时钟fin的至少一个上升沿，则认为输入时钟fin已经失效。

在T1持续时间（输入时钟fin的周期）内对控制信号set_flop进行断言是为了确保分频器370将被复位并且以输入时钟fin的新的相位成功重新启动。结果是，路径423上的分频器复位信号divo_rst_ff（触发器419的输出）以及路径355上的经同步的分频器复位信号divo_rst_ff_sync变为逻辑高电平。路径463上的信号clk_out_en相应地变为逻辑低电平（被反相器462反相）。触发器464在路径463上接收逻辑低电平。

在时刻t55，在接收到路径375上的经分频的时钟divo_int的下一个负沿时，触发器464的输出端466变为逻辑低电平。因此，或门的在路径476上的输出ctrl变为逻辑低电平（因为或门的两个输入现在都处于逻辑低电平）。因而：

（1）多路复用器435选择经同步的分频器复位信号divo_rst_ff_sync（在时刻t55处于逻辑高电平）作为路径436上的输出，因此，路径365上的复位信号rst_rs和经分频的时钟divo_int变为逻辑高电平。分频器370因此被复位。

（2）与门的在路径395上的输出fout变为低电平（因为路径476上的一个输入处于逻辑低电平）。

应当理解的是，本文中描述的技术（特别是选通块380的使用）确保了在检测到输入时钟fin的相位变化后对分频器370进行复位时输出时钟fout不会出现任何短时脉冲波干扰（逻辑状态偏移）。输出时钟fout的任何短时脉冲波干扰都有可能对使用输出时钟fout的对短时脉冲波干扰敏感的下游系统或电路造成问题。

应当理解的是，与门468运行为在锁相环300处于锁相状态时转发经分频的时钟divo_int，而在锁相环300失去锁相时不转发经分频的时钟divo_int。换言之，只要分频器370被复位（停止生成经分频的时钟；并且当分频器被复位时，分频器370的输出被保持为逻辑高电平），锁相环300的输出时钟就被选通为逻辑低电平。因此，通过在锁相环300失去锁相的持续时间（时刻t52至时刻t57）的一部分时间（时刻t55至时刻t57）内将输出时钟选通为固定值（在这种情况下为逻辑低电平），可以避免输出时钟的短时脉冲波干扰（如上文所提到的）。

如上所述，相位阈值交叉检测器410被设计为忽略任何超过经编程的相位误差阈值的误差，直到当前的校正（相位重新锁定程序）结束为止。

如上所述，路径412上的控制信号set_flop在输入时钟fin的一个周期内被保持在逻辑高电平。因此，在时刻t56（在输入时钟的一个周期结束时），控制信号set_flop变为逻辑低电平。因此，触发器419已就绪以便在输入时钟fin的下一个上升（正）沿输出信号divo_rst（始终被保持为逻辑低电平）。

在时刻t57，当输入时钟的下一个上升（正）沿到达时（在T2结束之前），路径423上的分频器复位信号divo_rst_ff变为逻辑低电平。换言之，分频器复位信号divo_rst_ff以与输入时钟fin的上升沿同步的方式变为逻辑低电平（即，复位释放）。因此，路径355上的经同步的分频器复位信号divo_rst_ff_sync在中间时钟fvco的2个周期后变为逻辑低电平。相应地，路径463上的信号clk_out_en变为逻辑高电平，致使选择信号ctrl变为逻辑高电平。ctrl信号对应的路径476上的逻辑高电平致使多路复用器435在路径436上转发逻辑低电平（地电平）。因此，在时刻t57，与输入时钟的上升沿同步地，路径365上的复位信号rst_rs被设置为逻辑低电平，从而使分频器370重新启动。因此，延迟块360释放复位并使得分频器370从时刻t57起再次开始对中间时钟fvco进行分频。因此，在图5中，分频器370被示出为（从时刻t57开始）对中间时钟fvco进行分频以生成路径375上的经分频的时钟divo_int。

与门的输入现在为逻辑高电平（路径476上的ctrl信号）和经分频的时钟波形divo_int。因此，选通块380在时刻t57恢复生成输出时钟fout，输出时钟的相位与输入时钟的新相位对齐（输出时钟相对于输入时钟处于锁相状态）。锁相环300从时刻t57开始恢复在稳态下的运作。

应当理解的是，从检测到失去锁相的时刻起，在输入时钟的两个周期内（如图5中所示的持续时间T3，即时间间隔t52至t57），输出时钟的相位相对于输入时钟的相位被锁定。此外，由于在对分频器370进行复位的期间，输出时钟被选通为固定值（在说明性实施例中被选通为逻辑低电平），所以该输出时钟fout没有短时脉冲波干扰。

因此，从检测到失去锁相的时刻起，在输入时钟的两个周期内实现了对输出时钟的相位重新锁定。这种能力虽然在所有的或大多数的环境或应用场合中都是需要的，但在锁相环被实现为零延迟缓冲器时可能是尤其有益的。如上所述，零延迟缓冲器通常被实现为具有非常小的环路带宽。因此，至少在零延迟缓冲器的情况下，并且通常对于输入时钟fin的低频（例如，小于约10MHz）而言，如果不使用本发明的技术，当环路带宽为大约几毫赫兹时，相位重新锁定的持续时间例如可能为大约几分钟到几小时。

尽管在上文中对相位锁定进行的说明是针对在运行稳态之后由于输入时钟的相位发生变化而失去锁相的锁相环进行的，但本发明的各个方面例如还适用于以下情况：锁相环被上电/复位、或锁相环被从一个输入时钟切换（基于用户输入或来自于外部设备）到另一个具有相同或不同频率的输入时钟。

根据本发明的另一方面，即使在输入时钟的相位改变之后，输入时钟发生失效（丢失或不存在）（例如，如果锁相环与输入时钟的连接断开）的情况下，仍然继续生成输出时钟fout，就好像输入时钟存在一样。参照图6对用于实现该目标的示例技术进行详细描述。

7. 在输入时钟的相位改变后、在输入时钟失效时继续生成输出时钟

图6示出了在本发明的实施例中锁相环的各个节点处的波形的时序图（未按比例绘制）。图6中的信号对应于图5中的信号。此外，图6示出了路径414上的信号backup_clk_sel和路径413上的信号clk_b的示例波形。为简洁起见，此处仅参照图6描述与图5中的波形的不同之处。在对图6的描述中，假设路径452上的延迟码rstdelay_code的值为零，这意味着零延迟。

可以在路径412上的控制信号set_flop被相位阈值交叉检测器410断言为高电平后的预定持续时间之后开始生成信号clk_b。在一个实施例中，（从控制信号set_flop被断言为高电平的时间开始）在输入时钟的两个周期之后生成信号clk_b，使用精确的参考时钟作为计数器（未示出）来在内部计算两个时钟周期的持续时间。因此，在输入时钟正常运行（未失效）的情况下，如图5所示的，输入时钟fin的沿在信号clk_b的新生成的沿中的第一个沿之前到达，并且使分频器370以同步的方式重新启动。但是在输入时钟fin失效（丢失或不存在）的情况下，信号clk_b会触发分频器370，使得输出时钟fout不会在缺少输入时钟fin的情况下变得无法正常工作（不存在、不触发等）。

参照图6，锁相环300在时刻t61之前处于稳态。因此，在时刻t61之前，路径414上的选择信号backup_clk_sel处于逻辑低电平，这表示输入时钟fin没有失效。信号clk_b被示出为处于逻辑低电平。

在时刻t62，输入时钟的相位发生变化（在图6中被示出为：发生阶跃变化并变为逻辑低电平）。锁相环在时刻t61至时刻t66期间的动作对应于图5中的持续时间t51至t56期间的动作，为了简洁，这里不再重复描述，除了介于时刻t63至时刻t65之间的输入时钟fin失效以外。因此，输入时钟在图6的如虚线所示的部分中是无效的或者不活动的。

在时刻t63，如上文参照图5所述的，除了启动计数器（例如，与在图5中用于生成T1的计数器相同的计数器）并持续输入时钟的一个周期的时间（即T4，该时间还等于图5中的T1）以外，第二计数器也被启动并持续输入时钟的两个周期的时间（即T5，该时间还等于图5中的T2）。到T5结束时，如果在多路复用器415的输入端未检测到输入时钟的至少一个正沿（如果输入时钟没有失效，则该至少一个正沿应该在时刻t64或时刻t67发生），则认为输入时钟失效。

在时刻t67，触发器419未接收到输入时钟fin的预期的上升沿。因此，路径355上的经同步的分频器复位信号divo_rst_ff_sync继续处于逻辑高电平（分频器370继续处于复位状态，因此路径375上的经分频的时钟divo_int继续处于逻辑高电平），并且相应地路径463上的信号clk_out_en和路径476上的选择信号ctrl继续处于逻辑低电平。因此，输出时钟fout继续被保持在逻辑低电平。

在时刻t68（在输入时钟的起始于路径412上的控制信号set_flop被断言为高电平的时刻的两个周期结束时），路径414上的选择信号backup_clk_sel被设置为逻辑高电平。结果，多路复用器415选择路径413上的信号clk_b作为路径417上的输出，从而在时刻t69，在路径417上生成一个脉冲（或一个上升沿），以便重新启动分频器370。

在时刻t69，与信号clk_b的上升沿同步地，触发器419在路径423和路径355上传输信号418（逻辑低电平），从而释放对分频器370的复位。因此，分频器370开始对中间时钟fvco的从时刻t69开始的沿进行计数。如上文参照图5所述的，与门的输入现在是逻辑高电平（路径476上的选择信号ctrl）和经分频的时钟波形。因此，选通块380在时刻t69恢复生成输出时钟fout。以这种方式，即使在由于输入时钟的相位发生改变而使输入时钟失效时，仍继续生成输出时钟fout，就如同输入时钟存在一样。在参照图6描述的实施例中，在检测到失去锁相（即，当路径412上的控制信号set_flop被断言时）后的两个输入时钟周期的持续时间内重新启动输出时钟。在替代实施例中，即使在输入时钟的相位发生改变后输入时钟没有失效，信号clk_b仍可以在时刻t69被断言以用作冗余措施（以防用于检测输入时钟失效的电路发生故障）。

根据本发明的另一方面，在锁相环失去锁相时，多个输出时钟的相位可以被重新对齐。参照图7和图8对用于实现此目标的示例技术进行了详细描述。

8. 对多个输出时钟的相位进行对齐

图7为在本发明的实施例中具有多个输出块的锁相环的框图。锁相环700被示出为包括输入时钟701-1（fin-1）至701-N（fin-N）、多路复用器705、相位数字转换器710、数字滤波器720、振荡器730、锁相块750以及输出块785-1至785-X（X代表任何自然数）。所示输出块785-1包括延迟块760-1、分频器770-1和选通块780-1。所示输出块785-2包括延迟块760-2、分频器770-2和选通块780-2。所示输出块785-X则包括延迟块760-X、分频器770-X和选通块780-X。

部件705、部件710、部件720、部件730、部件750、部件760、部件770和部件780分别对应于图3中的部件305、部件310、部件320、部件330、部件350、部件360、部件370和部件380，为简洁起见，在此不对这些部件进行重复描述。类似地，路径701-1至路径701-N上的信号、路径701上的信号、路径715上的信号、路径725上的信号、路径735上的信号和路径755上的信号分别对应于图3中的路径301-1至路径301-N上的信号、路径301上的信号、路径315上的信号、路径325上的信号、路径335上的信号和路径355上的信号，为了简洁起见，在此不对这些信号进行重复描述。根据上下文能够清楚了解的是，输出块、延迟块、分频器和选通块分别由785、760、770和780共同地或单独地指代。根据上下文能够清楚了解的是，信号rstdelay_code、信号divo_code、经同步的分频器复位信号和经分频的（中间）时钟信号分别对应于路径452、路径354、路径765和路径775。

每个延迟块760在路径452上（经由未示出的用户输入路径）接收各自的延迟码rstdelay_code，并且每个延迟块被编程为在其输入端与其输出端之间产生相应的延迟。每个延迟块760基于对应的延迟码生成相应的复位信号rst_rs。换句话说，一旦被从复位中释放，对应的分频器770在开始对路径735上的中间时钟fvco进行分频之前，对信号rst_in引入附加延迟，该附加延迟为预定数量（延迟码rstdelay_code）个中间时钟fvco周期。如参照图4B所详细描述的，每个延迟块包括各自的多路复用器（在图7中未示出），该多路复用器生成对应的rst_in信号（对应于路径736，该路径736未在图8中示出）。

每个分频器770在路径354上（经由未示出的用户输入路径）接收相应的分频器码divo_code。相应地，每个分频器基于divo_code生成各自的经分频的中间时钟divo_int。在该说明性实施例中，每个输出时钟被示出为具有与输入时钟fin相同的频率。然而，在替代实施例中，除了一个经分频的中间时钟（该中间时钟被用作为反馈时钟）之外的所有经分频的中间时钟的频率都可以不同于输入时钟的频率。当锁相环700处于锁相状态时，每个选通块780对经分频的中间时钟作为对应的输出时钟fout进行转发，并且在锁相环700失去锁相时对经分频的中间时钟进行选通（不转发）。因此，每个输出块785生成各自的输出时钟。

路径795上的每个输出时钟相对于路径701上的输入时钟fin可以具有预定的相位关系（基于相应的rstdelay_code），其中任何一个输出时钟相对于输入时钟具有零相位差，并且该输出时钟被用作为提供给相位数字转换器710的反馈时钟。在图7和图8中的实施例中，输出时钟795-1相对于输入时钟是同相的（零相位差），并且该输出时钟被示出为用作反馈时钟（被提供作为相位数字转换器710的输入）。

根据本发明的一个方面，可以对每个输出块提供选通结果，以便对锁相块750在路径755上的输出作出响应（采取相应的校正动作）或忽略（不采取动作）该输出。在一个实施例中，可以由用户（通过未示出的相应装置）设置选择位，并且可以使用合适的逻辑装置通过该选择位来对路径755上的输出进行选通，并且进行选通的逻辑装置的输出端被连接到每个延迟块785。因此，如果一个输出块（例如，785-4）的选择位被编程为忽略路径755上的信号，则该输出块785-4可以继续运作而不重新启动分频器770-4，即便锁相环700处于失去锁相状态。当因锁相环反馈环路的动作而非本文所描述的技术使得输出时钟fout-4失去相对于输入时钟的预定相位关系时，锁相环的反馈环路将使输出块785-4的相位相对于输入时钟fin重新对齐。然而，如果输出块785-4的选择位被编程为对路径755上的信号作出响应，则输出块785-4根据本发明的技术运作以使输出时钟fout-4的相位相对于输入时钟重新对齐。

接下来参照图8描述在锁相环失去锁相时根据本发明的各个方面使得多个输出时钟的相位可以重新对齐的方式。图8为示出了在锁相环失去锁相时根据本发明的实施例使得多个输出时钟的相位重新对齐的方式的时序图。特别地，时序图示出了下述信号的示例波形：路径701对应的输入时钟fin、路径712对应的控制信号set_flop、路径755对应的经同步的分频器复位信号divo_rst_ff_sync、路径736-1对应的信号rst_in-1、路径736-2对应的信号rst_in-2、路径736-3对应的信号rst_in-3、路径765-1对应的信号rst_rs-1、路径765-2对应的信号rst_rs-2、路径765-3对应的信号rst_rs-3、路径795-1对应的输出时钟fout-1、路径795-2对应的输出时钟fout-2和路径795-3对应的输出时钟fout-3。路径735对应的信号fvco和路径755对应的信号divo_rst_ff_sync被共同提供给所有输出块（即，输出块785-1至输出块785-X）。

直到时刻t814为止，锁相环700处于稳态。因此，在时刻t814之前（例如，在时刻t811），输出时钟fout-1被示出为相对于输入时钟fin具有零相位差，输出时钟fout-2被示出为相对于输入时钟fin领先相位Ø1，并且输出时钟fout-3被示出为相对于输入时钟fin滞后相位Ø2。换言之，延迟码rstdelay_code 452-1被编程为零，延迟码rstdelay_code 452-2被编程为(2π-Ø1)，而延迟码rstdelay_code 452-2被编程为(+ Ø2)。

在时刻t814，输入时钟fin具有相位变化。结果，输出时钟fout-1、输出时钟fout-2和输出时钟fout-3中的每一个都相对于输入时钟fin失去锁相。换句话说，每个输出时钟相对于输入时钟失去了各自的预定相位关系。如上文参照图5所述的，在时刻t817检测到锁相环700失去锁相，作为响应，生成信号set_flop和信号divo_rst_ff_sync。因此，从时刻t821开始，信号set_flop被示出为保持在逻辑高电平并持续输入时钟fin的一个周期（该周期被示出为持续时间T6，该持续时间等于图5中的T1）。

在相应的分频器770的下一个下降沿，对应的rst_in信号变为逻辑高电平。因此，信号rst_in-1被示出为从时刻t824开始处于逻辑高电平，信号rst_in-2被示出为从时刻t823开始处于逻辑高电平，而所示信号rst_in-3从时刻t825开始处于逻辑高电平。应当理解的是，根据对应的分频器770的预定相位关系，对每个rst_in信号进行的断言被延迟。

基于每个分频器770的对应延迟码rstdelay_code，每个rst_in信号被延迟并被输出为相应的rst_rs信号。因此，rst_rs-1信号在时刻t824变为逻辑高电平（相对于rst_in-1没有任何延迟），分频器770-1被复位并且相应地输出时钟fout-1被示出为在分频器770-1复位后立即被选通。rst_rs-2信号在时刻t823变为逻辑高电平，分频器770-2被复位，并且相应地输出时钟fout-2被示出为在分频器770-2复位后立即被选通。rst_rs-3信号在时刻t825变为逻辑高电平，分频器770-3被复位，相应地输出时钟fout-3被示出为在分频器770-3复位后立即被选通。

在时刻t831（在输入时钟fin的一个周期T6结束时），路径712对应的控制信号set_flop变为逻辑低电平。在时刻t834，与输入时钟fin的下一个上升（正）沿同步地，分频器复位信号divo_rst_ff变为逻辑低电平，结果路径755对应的经同步的分频器复位信号divo_rst_ff_sync在中间时钟fvco的2个周期之后变为逻辑低电平。每个rst_in信号相应地在时刻t834变为逻辑低电平。

如上所述，每个rst_rs信号被延迟以作为各自的rst_in信号被输出。因此，信号rst_rs-1在时刻t834变为逻辑低电平（相对于rst_in-1信号没有任何延迟），并且信号rst_rs-2和信号rst_rs-3在相应的延迟之后分别在时刻t837和时刻t841变为逻辑低电平。每个rst_rs-1信号使对应的分频器770从复位中被释放，并且每个分频器770开始对中间时钟fvco进行分频以生成对应的输出时钟fout。

因此，输出时钟fout-1、输出时钟fout-2和输出时钟fout-3在各自的时刻t834、时刻t841和时刻t837被转发。换言之，选通块780-1恢复生成输出时钟fout-1，其中输出时钟fout-1的相位与输入时钟fin的相位对齐（输出时钟fout-1相对于输入时钟fin处于锁相）。类似地，选通块780-3恢复生成输出时钟fout-3，其中输出时钟fout-3的相位相对于输入时钟fin的相位滞后Ø2。选通块780-2恢复生成输出时钟fout-2，其中输出时钟fout-2的相位相对于输入时钟fin的相位领先Ø1。

因此，虽然每个输出块785在路径755上接收公共的经同步分频器复位信号divo_rst_ff_sync，但每个分频器DIVO 770在不同的时刻从复位中被释放，从而恢复对中间时钟fvco的相应的预定沿进行计数。通过这种方式，锁相环700进行运作以在锁相环700失去锁相时使多个输出时钟的相位重新对齐。

本发明的各个方面使锁相环能够在失去锁相时获得输出时钟相对于输入时钟的锁相。如上文所描述实现的锁相环300或锁相环700可被整合到如下文所简要描述的更大的设备或系统中。

9. 系统

图9为示例系统的框图，该示例系统包括根据本发明的各个方面实现的如上文所详述的锁相环。系统900被示出为包括SyncE（同步以太网）时序卡（时序卡910和时序卡920）和线卡1至N，其中为了简洁的目的仅示出了两个线卡，即线卡930和线卡950。线卡930被示出为包括抖动衰减器锁相环940和SyncE物理层发送器945。线卡950被示出为包括抖动衰减器锁相环960和SyncE物理层发送器965。图9的部件可以以与同步以太网（SyncE）网络标准一致的方式进行运作。如在相关领域中所熟知的，SyncE是一种基于物理层（PHY）的技术，用于在基于分组的以太网网络中实现同步。通过物理层传输的SyncE时钟信号应当可追溯到外部主时钟（例如，该SyncE时钟信号来自于诸如时序卡910或时序卡920之类的时序卡）。因此，以太网数据包的时序被相对于主时钟重新设置，然后在物理层中传输该以太网数据包。因此，数据包（例如，在路径931和路径932上的数据包）的时序被重新设置并且被发送，而没有任何时间戳信息被记录在数据包中。数据包可以由相应的应用程序生成，例如IPTV（互联网协议电视）、VoIP（互联网协议语音）等。

因此，线卡930在路径931上接收数据包，并且在数据包的时序已经通过主时钟被重新设置（被同步）之后，该线卡930在输出端946上转发数据包。类似地，线卡950在路径951上接收数据包，并且在数据包的时序已经通过主时钟被重新设置（被同步）之后，该线卡950在输出端966上转发数据包。

主时钟（时钟911或clock-1）由时序卡910生成。时序卡920生成一冗余时钟（时钟921或clock-2），当主时钟911失效时，该冗余时钟将由线卡930和线卡950使用。主时钟911和冗余时钟921经由底板（由附图标记970表示）被提供给线卡930和线卡950中的每一个。

在线卡930中，抖动衰减器锁相环940可被实现为如上文所详述的锁相环300，并且该抖动衰减器锁相环接收时钟911和时钟921。锁相环940生成输出时钟941，该输出时钟用于对在路径931上接收到的数据包进行同步（重新设置时序），之后该数据包作为经重新设置时序的数据包在路径946上被转发。锁相环940被设计为一旦失去锁相，则以如上文所详述的方式提供相位锁定。

类似地，在线卡950中，抖动衰减器锁相环960也可被实现为如上文所详述的锁相环300，并且该抖动衰减器锁相环接收时钟911和时钟921。锁相环960生成输出时钟961，该输出时钟用于对在路径951上接收到的数据包进行同步（重新设置时序），之后该数据包作为经重新设置时序的数据包在路径966上被转发。锁相环960被设计为一旦失去锁相，则以如上文所详述的方式提供相位锁定。

或者，抖动衰减器锁相环940和抖动衰减器锁相环960中的每一个可以对应于图7中的相应输出块785，而图7中其余的块对所有线卡是公用的，并且时钟911和时钟921作为输入被提供给图7中的多路复用器705。

10. 结论

在整个说明书中对“一个实施例”、“实施例”或类似语言的引用意味着结合实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。因此，贯穿本说明书的短语“在一个实施例中”、“在实施例中”以及类似的语言可以但不一定全都指代相同的实施例。

虽然在图1、图3、图4A、图4B和图7的图示中，端子或节点被示出为直接连接到（即，“连接到”）各种其它端子，但应该理解的是，附加的部件（因为适用于特定的环境）也可能存在于路径中，因此连接可以被视为被“电耦接”到相同的连接端子。

应当理解的是，上述特定类型的晶体管（例如NMOS、PMOS等）仅用于说明。然而，通过阅读本文提供的公开内容，使用不同配置和不同晶体管的替代实施例对于本领域技术人员而言将是显而易见的。例如，可以用PMOS晶体管（P型MOS晶体管）来代替NMOS晶体管，同时还可以互换与电源和接地端子的连接。

因此，在本发明中，电源端和接地端被称为恒定参考电位，晶体管的源极（发射极）端子和漏极（集电极）端子（通过该源极（发射极）端子和漏极（集电极）端子，当晶体管被上电时提供电流通路，而当晶体管被断电时提供开路）被称为电流端子，而栅极（基极）端子被称为控制端子。

尽管上文中已经描述了本发明的各种实施例，但应该理解的是，这些实施例仅以示例的方式被呈现，而不是限制。因此，本发明的广度和范围不应受任何上述实施例的限制，而应仅根据所附的权利要求及其等同物来限定。

Claims (14)

1.一种锁相环，包括：

鉴相器，用于接收输入路径上的第一输入时钟和反馈路径上的反馈时钟，并生成表征所述第一输入时钟与所述反馈时钟之间的相位差的误差信号；

低通滤波器，通过对所述误差信号进行滤波来生成经滤波的误差信号；

振荡器，用于根据所述经滤波的误差信号生成中间时钟，其中所述中间时钟的频率由所述经滤波的误差信号的幅度确定；

输出块，用于在对所述中间时钟的周期进行模为预定数量的计数时生成所述反馈时钟的每个连续周期；以及

锁相块，用于检测所述锁相环是否失去锁相，并且用于控制所述输出块从检测到所述锁相环失去锁相的时刻起，在所述第一输入时钟的两个周期内锁定所述锁相环的相位。

2.根据权利要求1所述的锁相环，其特征在于，所述锁相块锁定所述锁相环的相位，同时还在锁定期间防止所述反馈时钟中出现短时脉冲波干扰。

3.根据权利要求1所述的锁相环，其特征在于，所述反馈时钟是所述锁相环的输出时钟，并且所述反馈时钟具有与所述第一输入时钟的频率相同的频率；

其中，所述锁相环用作所述第一输入时钟的零延迟缓冲器ZDB。

4.根据权利要求3所述的锁相环，其特征在于，当所述锁相环处于锁相状态时，由于所述第一输入时钟发生相移而使所述锁相环进入失去锁相的状态；

其中，所述锁相块通过以下方式锁定所述锁相环的相位：

使所述输出块重新启动，以便开始对与所述第一输入时钟同步的所述周期的预定数量进行计数，以使得所述输出块在重新启动之后并在生成所述连续周期中的每下一个周期之前，对所述周期的预定数量进行计数。

5.根据权利要求4所述的锁相环，其特征在于，所述锁相块包括：

相位阈值交叉检测器，用于检测所述锁相环是否失去锁相；如果所述锁相环被确定为失去锁相则所述相位阈值交叉检测器生成具有第一值的控制信号，并且如果所述锁相环被确定为处于锁相状态则所述相位阈值交叉检测器生成具有第二值的控制信号；其中，如果所述误差信号的幅度超过失锁阈值，则所述相位阈值交叉检测器检测到所述锁相环失去锁相；

复位发生器块，用于当所述控制信号具有所述第一值时，对分频器复位信号进行断言；以及

同步器块，用于对所述分频器复位信号与所述中间时钟进行同步，以便生成经同步的分频器复位信号。

6.根据权利要求5所述的锁相环，其特征在于，所述输出块包括：

延迟块，用于接收所述经同步的分频器复位信号，并在所述延迟块中配置的经编程的延迟之后，将所述经同步的分频器复位信号作为断言状态的复位信号进行转发，并且所述延迟块用于对与所述第一输入时钟同步的所述复位信号取消断言；

分频器，用于接收所述中间时钟和所述复位信号；所述分频器在对所述中间时钟的周期的预定数量进行计数时生成经分频的时钟的每个连续周期，以使得所述输出时钟的频率等于所述第一输入时钟的频率；以及

选通块，用于当所述锁相环处于锁相状态时，将所述经分频的时钟作为所述反馈时钟进行转发，并且用于在所述锁相环失去锁相的持续时间的一部分时间内不将所述经分频的时钟作为所述反馈时钟进行转发；

其中，所述锁相块在所述第一输入时钟的一个周期内使所述分频器保持处于复位状态。

7.根据权利要求6所述的锁相环，其特征在于，所述复位发生器块包括：

第一多路复用器MUX，用于接收所述第一输入时钟和备用时钟；如果第一选择信号具有第一值，则所述第一多路复用器将所述第一输入时钟作为被选择的时钟进行转发，如果所述第一选择信号具有第二值，则所述第一多路复用器将所述备用时钟作为被选择的时钟进行转发；以及

第一触发器，用于在时钟输入端上接收所述第一多路复用器的所述被选择的时钟、在数据输入端上接收被固定为逻辑低电平的第二复位信号以及在异步置位输入端上接收所述控制信号；如果所述控制信号为逻辑高电平，则所述第一触发器对所述分频器复位信号进行断言；

其中，所述延迟块包括：

第二多路复用器，用于接收所述经同步的分频器复位信号和恒定参考电位GND作为输入；如果第二选择信号具有第一值，则所述第二多路复用器将所述经同步的分频器复位信号作为输出进行转发，如果所述第二选择信号具有第二值，则所述第二多路复用器将所述恒定参考电位作为输出进行转发。

8.根据权利要求7所述的锁相环，其特征在于，所述选通块包括：

反相器，用于对所述经同步的分频器复位信号进行反相；

第二触发器，用于在负沿触发的时钟输入端接收所述经分频的时钟，以及在数据输入端接收经反相的经同步分频器复位信号，并生成触发器输出信号；

或门，用于接收所述经反相的经同步分频器复位信号以及所述触发器输出信号并生成或OR输出；以及

与门，用于接收所述OR输出和所述经分频的时钟；如果所述OR输出为逻辑高电平，则所述与门将所述经分频的时钟作为所述反馈时钟进行传播，如果所述OR输出为逻辑低电平，则所述与门不传播所述经分频的时钟，

其中，所述第二多路复用器的所述第二选择信号耦接到所述OR输出。

9.根据权利要求8所述的锁相环，其特征在于，所述锁相环还包括：

多个输出块，用于生成多个输出时钟；每个输出块在对所述输出时钟的周期进行模为相应预定数量的计数时生成所述反馈时钟的每个连续周期；

其中，所述第一输入时钟的相位与所述多个输出时钟中的每个输出时钟的相位具有各自的预定相位关系；

其中，当所述锁相环失去锁相时，所述锁相块恢复每个所述预定相位关系；

其中，所述多个输出时钟中的第一输出时钟相对于所述第一输入时钟的相位具有零相位差、具有与所述第一输入时钟的频率相同的频率，并且其中所述第一输出时钟用作为所述反馈时钟。

10.根据权利要求9所述的锁相环，其特征在于，所述多个输出块中的每个输出块中的所述延迟块和所述分频器分别被编程为具有相应的延迟码和分频码，以便对所述多个输出时钟中的每一个配置所述预定相位关系和频率。

11.根据权利要求5所述的锁相环，其特征在于，所述相位阈值交叉检测器仅在以下情况下生成具有所述第一值的所述控制信号：

第二预定数量的连续误差信号超过所述失锁阈值；以及

所述第二预定数量的连续误差信号中的每一个相对于所述第二预定数量的连续误差信号中的其余误差信号均介于预定的百分比值内。

12.根据权利要求7所述的锁相环，其特征在于，所述第一输入时钟在所述相移之后不再存在；

其中，所述低通滤波器还用于在等于所述第一输入时钟的两个周期的时间间隔结束时生成所述备用时钟的上升沿，所述时间间隔开始于所述控制信号变为所述第一值的时刻；

其中，所述上升沿使所述输出块重新启动，以便开始对与所述备用时钟的所述上升沿同时发生的所述周期进行模为预定数量的计数。

13.根据权利要求2所述的锁相环，其特征在于，分频器位于所述锁相环的所述反馈路径中并且产生经分频的时钟；

其中，所述中间时钟为所述锁相环的输出时钟，所述经分频的时钟为所述反馈时钟；

其中，所述输出时钟的频率是所述第一输入时钟的频率的倍数。

14.一种时钟同步系统，包括：

线卡，用于接收数据包；所述线卡参照被选择的时钟重新设置所述数据包的时序，并且发送经重新设置时序的数据包；

第一时序卡，用于生成第一时钟；并且

其中，所述线卡包括用于接收所述第一时钟的锁相环，所述锁相环用于基于作为所述被选择的时钟的所述第一时钟来提供输出时钟，其中，所述锁相环为如权利要求1至13中任一项所述的锁相环。

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