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TECHNISCHES FELD DER ERFINDUNG
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Diese
Erfindung bezieht sich allgemein auf synchrone, digitale Hochgeschwindigkeits-Kommunikationssysteme
und spezieller auf einen Apparat zur Glättung von Jitter in einem Nutzinformations-Taktsignal,
das von einem SONET-(Synchronous
Optical Network)-Signal übertragen
wird, das mit einem Zeiger justiert wurde.
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HINTERGRUND DER ERFINDUNG
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In
synchronen digitalen Kommunikationssystemen, wie z. B. im SONET-System
oder seinem europäischen
Gegenstück,
SDH, können
Nutzinformations-Signale mit asynchroner Rate in die synchrone SONET-
oder SDH-Nutzinformations-Bitvollgruppe abgebildet werden. Zum Beispiel
können
Signale vom Typ DSx (DS1, DS3, usw.) mit
asynchroner Rate auf eine SONET-STS-1-Nutzinformations-Bitvollgruppe
abgebildet werden. Um die SONET-Signale an
einem asynchronen Knoten zu synchronisieren und weiterhin ein sauberes
Taktsignal zu erzeugen, werden Zeiger, die ein Informations-Byte
oder -Wort enthalten (typischerweise acht Bit) verwendet, um den
Startpunkt der nächsten
SONET-Nutzinformations-Bitvollgruppe
zu justieren, so dass er sich relativ zum SONET-Rahmen bewegen kann.
Für ein DS3-Signal
zum Beispiel wird der Zeiger die Adresse in einem Schreib-Zähler nur
weiterzählen,
wenn DS3-Daten eingegeben werden. Diese Zeiger-Justierungen, die den Schreib-Adress-Zähler anhalten
und starten, erzeugen jedoch "Sprünge" oder "Schläge" in der Phase, die
aperiodisch als "Jitter" in einem abgebildeten
Ausgangs-Taktsignal
auftreten.
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Wenn
das DS3-Signal auf eine SONET-STS-1-Nutzinformation angebildet wird,
wird außerdem
das Jitter-Problem noch verstärkt,
da das Starten und Anhalten des Schreib-Zählers für STS-1-Signale an acht Einheits-Intervallen
(Unit Intervals, UI) auftritt (d. h. 8 UI-Phasensprünge erzeugt). Folglich kann
als Folge einer einzigen Zeiger-Justierung Jitter auftreten, der
7 UI erreicht (Spitze-Spitze) (ein Schritt von 8 UI bei der STS-1-Rate erzeugt
eine Zeitlücke
von 8 × 19,3
ns = 154 ns, oder ungefähr
7 UI bei der DS3-Rate). Dieser übermäßige Jitter
im geglätteten
Takt-Ausgangssignal verlangsamt die Synchronisation von Phasenregelschleifen in
Abwärtsrichtung
und erzeugt daher beträchtliche Zeitverzögerungen
bevor der DS3-Kanal wieder zuverlässige Daten liefern kann. Dieses
Synchronisationsproblem stellt eine starke Verschlechterung der Gesamt-Zuverlässigkeit
des Kommunikationsnetzes dar.
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Eine
bereits zuvor entwickelte Technologie verwendet Hochpass- und Tiefpassfilter
zur Verringerung von aperiodischen Jitter-Komponenten in einem Taktsignal,
das resynchronisiert wird. Speziell wird in US-Patent Nr. 4,996,698
ein Schaltkreis zur Resynchronisation für ein SONET-System offen gelegt.
Das Taktsignal wird allmählich
geglättet,
indem der Teil des Signals, der die Phasensprung-Information enthält durch
ein Hochpassfilter geleitet wird, und das Ausgangssignal des Hochpassfilters
und der Strom der zu glättenden
Taktimpulse addiert werden. Die kombinierten Signale werden dann
durch einen Phasenregelkreis verarbeitet, der als Tiefpassfilter
wirkt, um das geglättete
Takt-Ausgangssignal
zu erzeugen und aufrecht zu erhalten. Folglich wird die Phasensprung-Taktsignal-Information
aus dem Taktsignal-Strom entfernt, der über eine relativ lange Zeit
geglättet
wird, wodurch Jitter im geglätteten
Takt-Ausgangssignal bis zu einem gewissen Grad verringert wird.
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In
Patent Nr.
US 4,888,564 wird
ein Phasenregelkreis (PLL) offen gelegt, der eine Funktion eines Frequenz-Multiplizierers
hat und einen Phasendetektor-Schaltkreis enthält, der ein Eingangssignal
empfängt,
um ein Fehlersignal zu erzeugen, das eine Wechselstrom-Komponente enthält, die
eine relativ hohe Frequenz hat, die von der Frequenz eines Signals mit
Frequenzmultiplex abhängt,
ein Tiefpass-Schleifenfilter, einen spannungsgesteuerten Oszillator
und einen Schaltkreis zur Erzeugung eines Vergleichssignals, um
N Phasen-Vergleichssignale zu
erzeugen. Der Phasendetektor-Schaltkreis enthält einen Phasen-Aufteilungs-Schaltkreis,
um aus dem Eingangssignal N Phasen-Aufteilungs-Signale zu erzeugen,
die jeweils verschiedene N Phasen haben, und N Phasendetektoren
zum Vergleich der Phase der N phasen-aufgeteilten Signale mit verschiedenen Phasen
des jeweiligen Phasen-Vergleichssignals.
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1 zeigt einen vorhandenen
Schaltkreis zur Taktsignal-Resynchronisation. Der in 1 gezeigte Resynchronisations-Schaltkreis
ist ähnlich dem
in US-Patent Nr. 4,996,698 offen gelegten Schaltkreis. Die speziellen
Details eines Filters (hier als Punkt 30 gekennzeichnet),
das Leistungseigenschaften hat, die gleich denen des in US-Patent
Nr. 4,996,698 offen gelegten integrierenden Filters sind, werden
jedoch hierin gezeigt, um das Verständnis der unten beschriebenen
vorliegenden Erfindung zu erleichtern. Mit Bezug auf 1 wird ein Teil des eintreffenden
Taktsignals (PP oder NP), der Phasensprung-Information repräsentiert,
durch ein Hochpassfilter 12 geleitet und mit dem Strom
von zu glättenden
Taktimpulsen (CLK) addiert. Diese kombinierten (summierten) Signale
werden an einen Phasenregelkreis angelegt, der als ein Tiefpassfilter
zweiter Ordnung vom Typ zwei funktioniert. Der Phasenregelkreis,
der eine relativ hohe Bandbreite hat, erzeugt und hält ein geglättetes Takt-Ausgangssignal aufrecht.
Im Wesentlichen werden die Phasensprünge vom Phasenregelkreis tiefpass-gefiltert,
und ihre Wirkungen auf das geglättete
Takt-Ausgangssignal werden langsam über eine relativ lange Zeit
eingebracht.
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Ein
elastischer Puffer 18 wird dazu benutzt, die eintreffenden
Datensignale und die geglätteten Taktsignale
zeitlich zu koordinieren, die vom Resynchronisations-Schaltkreis
ausgegeben werden, der allgemein mit Punkt 10 bezeichnet
ist.
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Unter
Verwendung des Filter-Schaltkreises, der allgemein als Punkt 30 in 1 bezeichnet ist, werden
die Phasensprung-Justierungen in Schritten von einer UI durchgeführt. Anders
ausgedrückt
werden die Phasensprünge
vom Addierer 9 zum Filter 30 mit der Rate jeweils
eines Bits "abgezweigt". Daher wird der
Großteil
der Zeiger-Justierungen (die restlichen Bits, welche die Zeiger
umfassen) durch die Phasenregelschleife nicht alle auf einmal verarbeitet, wodurch
Jitter effektiv verringert wird. Trotzdem erzeugt das in 1 offen gelegte Bit-Abzweigungs-Verfahren
immer noch unakzeptable Jitter-Werte im geglätteten Ausgangs-Taktsignal,
wenn man die strengen Jitter-Spezifikationen für Ausgangs-Nutzinformationen zugrunde legt, die
von den Nutzern moderner digitaler Hochgeschwindigkeits-Kommunikationssysteme
gefordert werden. Darüber
hinaus vergrößern diese
relativ hohen Jitter-Werte Resynchronisations-Verzögerungen,
die in kaskadierten SONET-Kanälen
auftreten.
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Eine
zweite vorhandene Technik zur Resynchronisation von Taktsignalen
verwendet eine komplizierte digitale Filteranordnung, um Zeiger-Justierungs-Daten
in einen Phasenregelkreis abzuzweigen, jeweils immer ein Bit. Die
Größe des resultierenden
Jitters kann beträchtlich
verringert werden, indem die Bandbreite dieses digitalen Filters
eingestellt und seine numerische Auflösung erhöht wird. Obwohl der bei Einsatz
dieser Technik auftretende Jitter auf einen relativ kleinen Wert
reduziert werden kann, sind die verwendeten digitalen Schaltkreise
dennoch sehr komplex und die Implementation als integrierter Schaltkreis
ist teuer.
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ZUSAMMENFASSUNG DER ERFINDUNG
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Folglich
gibt es in der Industrie für
digitale Hochgeschwindigkeits-Kommunikationssysteme
einen Bedarf für
einen Taktsignal-Resynchronisations-Schaltkreis, der Jitter in einem
geglätteten
Taktsignal beträchtlich
verringert und außerdem
relativ preiswert herzustellen ist. Die vorliegende Erfindung leitet
einen Teil des eintreffenden Taktsignals, der die Phasensprung-Information
repräsentiert,
durch ein digitales Hochpass-Filter,
das komplementäre
Ausgangssignale erzeugt. Eines der Ausgangssignale enthält die Bits
höherer
Ordnung des gefilterten Phasensprung-Signals, und das andere Ausgangssignal enthält die Bits
niedriger Ordnung des gefilterten Phasensprung-Signals. Die gefilterten
komplementären
Phasensprung-Signale werden mit dem Strom der zu glättenden
Taktimpulse addiert. Jedes dieser Summensignale wird an einen Phasendetektor-Schaltkreis
angelegt. Der Phasendetektor, der das Signal der Bits höherer Ordnung
erhält,
erzeugt ein grobes Fehlersignal, und der Phasendetektor, der das
Signal der Bits niedrigerer Ordnung erhält, erzeugt ein feines Fehlersignal.
Diese groben und feinen Fehlersignale werden summiert und in ein
analoges Fehlersignal hoher Auflösung
umgewandelt, das einen spannungsgesteuerten Oszillator in einem Phasenregelkreis
ansteuert. Der Phasenregelkreis funktioniert als ein Tiefpassfilter
zweiter Ordnung vom Typ zwei und erzeugt ein geglättetes Takt-Ausgangssignal. Ein
elastischer Puffer wird dazu benutzt, die eintreffenden Datensignale
und die geglätteten
Taktsignale zeitlich zu koordinieren, die vom Resynchronisations-Schaltkreis
ausgegeben werden. Die Phasensprung-Justierungen werden somit vom
Phasenregelkreis, der durch das analoge Fehlersignal hoher Auflösung gesteuert
wird, tiefpass-gefiltert. Folglich werden die Wirkungen dieser teilweisen
Phasenjustierungen auf das geglättete Takt-Ausgangssignal langsam
und gleichmäßiger über eine
relativ lange Zeit eingebracht, wodurch Jitter beträchtlich
verringert wird.
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Ein
wichtiger technischer Vorteil der vorliegenden Erfindung ist, dass
die Technik der teilweisen Phasenjustierungen gegenüber vorhandenen
Techniken eine ungefähr
dreifache Verringerung des Jitters ergibt und nur ungefähr die Hälfte der
Silizium-Fläche
benötigt,
die zur Herstellung der komplizierteren digitalen Filter-Schaltkreise
verwendet wird.
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KURZBESCHREIBUNG DER ZEICHNUNGEN
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Für ein besseres
Verständnis
der vorliegenden Erfindung und deren Vorteile wird nun auf die folgenden
Beschreibungen zusammen mit den begleitenden Zeichnungen Bezug genommen,
in denen:
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1 ein Schaltbild eines vorhandenen Bit-Abzweigungs-Taktsignal-Resynchronisierungs-Schaltkreises
zeigt.
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2 ein Schaltbild einer bevorzugten
Ausführung
eines Taktsignal-Resynchronisierungs-Apparates
mit teilweiser Bit-Abzweigung zeigt, der nach den Lehren der vorliegenden
Erfindung strukturiert ist.
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DETAILLIERTE BESCHREIBUNG
DER ERFINDUNG
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Die
bevorzugte Ausführung
der vorliegenden Erfindung und ihre Vorteile werden am besten verstanden,
wenn man auf die 1 und 2 der Zeichnungen Bezug nimmt,
wobei gleiche Ziffern für
gleiche und entsprechende Teile der verschiedenen Zeichnungen verwendet
werden.
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2 zeigt ein elektrisches
Schaltbild einer bevorzugten Ausführung eines Taktsignal-Resynchronisierungs-Apparates
mit teilweiser Bit-Abzweigung, der nach den Lehren der vorliegenden
Erfindung strukturiert ist. Mit Bezug auf 2 können
positive Zeiger-Justierungs-Impulse (PP) und negative Zeiger-Justierungs-Impulse
(NP) über
die jeweiligen Leitungen 2 und 3 an ein Hochpass-Filter 12 angelegt werden.
Die Bits höherer
Ordnung (z. B. Bits 4–7)
der gefilterten positiven oder negativen Zeiger-Justierungen können über Leitung 104 an
einen Eingangsanschluss des Summierers 116 für die Bits
höherer
Ordnung angelegt werden. Die Bits niedrigerer Ordnung (z. B. Bits
0–3) der
gefilterten positiven oder negativen Zeiger-Justierungen können über Leitung 126 an einen
Eingangsanschluss des Summierers 117 für die Bits niedrigerer Ordnung
angelegt werden. Taktsignale (CLK) und Stopf-Fehlersignale (STF)
können über die
jeweilige Leitung 5 und 6 an einen Schreib-Zähler 14 angelegt
werden. Das CLK-Signal an Leitung 5 tritt periodisch auf,
aber das Vorhandensein eines STF-Signals an Leitung 6 hat
die Funktion, das Schreiben von CLK-Signalen durch Schreib-Zähler 14 während der
Dauer des STF-Signals zu sperren. Das Ausgangssignal des Schreib-Zählers 14 kann über die
Leitungen 107 und 123 an den zweiten Eingangsanschluss
des Summierers 116 für
die Bits höherer
Ordnung und über Leitung 119 an
den zweiten Eingangsanschluss des Summierers 117 für die Bits
niedrigerer Ordnung angelegt werden. Das Ausgangssignal des Schreib-Zählers 14 kann
auch über
die Leitungen 107 und 108 an den Schreib-Adress-Eingangsanschluss
eines elastischen Puffers 18 angelegt werden. Das SONET-Taktsignal
(z. B. STS-1) kann über die
Leitung 19 an den Daten-Eingangsanschluss des elastischen
Puffers 18 angelegt werden. Wenn daher der vorliegende
Apparat dazu verwendet wird, DS3-Daten auf eine STS-1-Nutzinformations-Bitvollgruppe abzubilden,
wird das STF-Signal entsprechend aktiviert, um zu verhindern, dass
der Schreib-Zähler 14 inkrementiert
wird und eine Schreib-Adresse an den elastischen Puffer ausgibt, wenn
Kopfinformations-Bytes der Logik an Leitung 5 ausgegeben
werden. Anders ausgedrückt
wird die Schreib-Adresse im elastischen Puffer 18 nur weitergeschaltet,
wenn DS3-Datenbits an Leitung 5 anliegen. Aus einer anderen
Perspektive betrachtet, werden die an Daten-Eingangsleitung 19 erscheinenden Kopfinformations-Logik-Bits
vom elastischen Puffer zurückgewiesen,
da Schreib-Zähler 14 die
an den elastischen Puffer angelegte Schreib-Adresse nicht inkrementiert,
wenn die Kopfinformations-Logik-Bits anliegen.
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Das
von Summierer 116 ausgegebene kombinierte Signal wird über Leitung 109 an
einen Eingang eines Phasendetektors 120 angelegt, und das von
Summierer 117 ausgegebene kombinierte Signal wird über Leitung 110 an
einen Eingang eines zweiten Phasendetektors 121 angelegt.
Die Phasendetektoren 120 und 121 bilden die ersten
Komponenten eines Phasenregelkreises, der weiterhin einen Abschnitt
mit einem integrierenden Filter 130, einen spannungsgesteuerten
Oszillator 50 und einen Lese-Zähler 52 umfasst (alle
Elemente werden im Folgenden detailliert beschrieben). Ein zweites
Signal wird über
Leitung 21 an jeden der Phasendetektoren 120 und 121 angelegt.
Die Phasendifferenz zwischen den beiden Signalen, die an die Phasendetektoren 120 und 121 angelegt
werden, wird gemessen und als getrenntes Fehlersignal bereitgestellt.
Die von Phasendetektor 120 ausgegebenen Signale des gemessenen
Phasenfehlers können
an einen Anschluss der Widerstände
R11 und R12 angelegt werden, und die von Phasendetektor 121 ausgegebenen Signale
des gemessenen Phasenfehlers können
an einen Anschluss der Widerstände
R18 und R19 angelegt werden. Die Widerstände R11, R12, R18 und R19 bilden
ein Widerstands-Summations-Netzwerk, und funktionieren in Kombination
mit Kondensator C6 als Digital-/Analog-Wandler. Die von Phasendetektor 120 ausgegebenen
teilweisen Phasenfehler-Signale repräsentieren grobe Zeiger-Phasen-Justierungen,
und die von Phasendetektor 121 ausgegebenen repräsentieren
feine Zeiger-Phasen-Justierungen. Diese teilweisen Phasensprung-Fehlersignale
werden dazu benutzt, eine Feinabstimmung der Frequenz des spannungsgesteuerten
Oszillators 50 im Phasenregelkreis durchzuführen.
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Speziell
für die
in 2 gezeigte Ausführung liefert
das Ausgangs-Fehlersignal des Phasendetektors 120 zu einem
Zeitpunkt 15/16 eines Bits (Grobjustierung), und das Fehlersignal
des Phasendetektors 121 liefert zu einem Zeitpunkt 1/16
eines Bits (Feinjustierung) an das integrierende Filter-Netzwerk 130.
Diese digitalen groben und feinen Fehlersignale der Phasendetektoren 120 und 121 werden
durch die Widerstände
R11, R12, R18, R19 und die Kondensatoren C4 und C6 im integrierenden
Filter-Netzwerk 130 des Phasenregelkreises in analoge Fehlersignale
umgewandelt. Obwohl das Konzept der teilweisen Bit-Abzweigung der
vorliegenden Erfindung in dieser Ausführung mit dem Verhältnis 1/16
zu 15/16 erläutert
wird, geschieht dies nur zum Zweck der Illustration. Das vorliegende
Konzept der teilweisen Bit-Abzweigung kann zum Beispiel Verhältnisse
von 1/8 zu 7/8, 3/16 zu 13/16, 29/32 zu 3/32 oder jedes andere geeignete
Verhältnis
verwenden, mit dem Fehlersignale mit relativ hoher Auflösung mit
einer groben und einer feinen Phasenfehler-Justierung erzeugt werden.
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Die über den
Kondensatoren C4 und C6 entstehenden Summen-Fehlersignale können an
einen Differenzverstärker 135 angelegt
werden. Speziell die über
Kondensator C4 entstehenden Summen-Fehlersignale können an
den Eingangsanschluss für
negative Spannungen des Verstärkers 135 angelegt
werden, und die Fehlersignale über Kondensator
C6 können
an den Eingangsanschluss für
positive Spannungen angelegt werden. Das resultierende Fehler-Spannungssignal,
das von Differenzverstärker 135 ausgegeben
wird, kann an den Eingangsanschluss für negative Spannungen des Operationsverstärkers 140 angelegt
werden, der das Fehler-Spannungssignal verstärkt, um eine Steuerspannung
zu erzeugen, die den spannungsgesteuerten Oszillator 50 ansteuert.
Somit integriert Filterabschnitt 130 die empfangenen groben
und feinen Phasenfehlersignale und erzeugt eine Steuerspannung hoher
Auflösung
an Leitung 15, um die Frequenz von VCO 50 zu steuern.
Das Ausgangssignal von VCO 50 kann über Leitung 17 sowohl
als geglättetes Takt-Ausgangssignal, als
auch als Eingangssignal über
Leitung 25 an den Lese-Zähler 52 geliefert
werden. Das Ausgangssignal des Lese-Zählers 52 kann über Leitung 21 die
Lese-Adress-Daten
für den
elastischen Puffer 18 und für die Phasendetektoren 120 und 121 liefern.
Die in den Bits an den Lese-Adressen, die von Lese-Zähler 52 empfangen
werden, enthaltenen Daten können
auf Leitung 23 vom elastischen Puffer 18 ausgegeben
werden.
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Wenn
im Betrieb eine positive Zeiger-Justierung auftritt, wird das vierte
Byte jedes Unterrahmens anstelle von Daten für die Kopfinformations-Logik verwendet.
Folglich wird das STF-Signal über
Leitung 6 während
des vierten Bytes des Unterrahmens an den Schreib-Zähler 14 angelegt.
Da die Gesamtlänge
jedes Unterrahmens konstant bleibt, wird die Menge der Daten, die
von jedem Unterrahmen übertragen
wird, dadurch um ein Byte verringert. Folglich wird ein positives
Zeiger-Signal (PP) über
Leitung 2 an einen Eingang des Hochpassfilters 12 angelegt, der
die Bits höherer
Ordnung und niedrigerer Ordnung des Zählwertes liefert (an den jeweiligen
Summierer 166 und 117), der an Schreib-Zähler 14 fehlt, da
an Leitung 6 das STF-Signal anliegt. So nimmt der Phasenregelkreis
langfristig den fehlenden Zählwert schließlich nicht
wahr, und die Ausgangssignale der Summierer 116 und 117 repräsentieren
nur das Ausgangssignal von Schreib-Zähler 14.
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Beim
Einsetzen einer positiven Zeiger-Justierung wird jedoch anfangs
durch das Fehlen von Daten an den Eingängen der Phasendetektoren 120 und 121,
verursacht durch das fehlende Byte, in Filter 130 sofort
eine Fehlerspannung erzeugt, durch welche die Frequenz des geglätteten Ausgangs-Taktsignals
verringert wird. Alternativ wird beim Einsetzen einer negativen
Zeiger-Justierung das dritte Bytes des Unterrahmens, das typischerweise
keine Daten enthält,
nun mit Datenbits gefüllt.
Folglich wird durch die zusätzlichen
Daten an den Eingängen
der Phasendetektoren 120 und 121, die durch das
hinzugefügte
Byte aus einer negativen Zeiger-Justierung verursacht werden, in
Filter 130 sofort eine Fehlerspannung erzeugt, durch welche
die Frequenz des geglätteten
Ausgangs-Taktsignals erhöht
wird. Es sind diese plötzlichen
Einbrüche
der Frequenz (Jitter), die schneller und effektiver als bei vorhandenen
Verfahren geglättet
werden, wenn der vorliegende Apparat zur teilweisen Bit-Abzweigung verwendet
wird, um komplementäre
Bruchteile von Bits von entweder fehlenden (PP) oder hinzugefügten (NP)
Bytes "abzuzweigen", wodurch sich die
Frequenzauflösung des
Schaltkreises zur Erzeugung eines geglätteten Taktes (VCO) wesentlich
erhöht.