DE69831473T2

DE69831473T2 - Verfahren und Vorrichtung zum Multiplexen und Demultiplexen digitaler Signalströme

Info

Publication number: DE69831473T2
Application number: DE69831473T
Authority: DE
Inventors: Peter Dane Kanata Bird
Original assignee: Nortel Networks Ltd
Current assignee: Nortel Networks Ltd
Priority date: 1997-12-19
Filing date: 1998-12-09
Publication date: 2006-02-02
Anticipated expiration: 2018-12-10
Also published as: EP1585243A1; JP3330888B2; JPH11252034A; DE69836157T2; CA2254591C; US6157659A; DE69831473D1; EP0926851B1; EP1585243B1; EP0926851A3; EP0926851A2; DE69836157D1; KR19990063234A; CA2254591A1

Description

Gebiet der Erfindung
Die Erfindung bezieht sich allgemein auf das Gebiet des Multiplexierens und/oder Demultiplexierens einer Vielzahl von digitalen Signalströmen. Insbesondere bezieht sie sich auf die Rateneinstellung digitaler Signalströme in Verbindung mit dem Multiplexieren/Demultiplexieren unter Verwendung von SRTS- (synchronen Restzeitstempel-) Werten.
Hintergrund der Erfindung
In digitalen Telekommunikationssystemen werden digitale Signalströme mit einer Vielzahl von Raten synchron oder asynchron transportiert, und in allen Fällen werden Taktsignale zur Verarbeitung dieser digitalen Signalströme verwendet. Diese Taktsignale müssen für einen geeigneten Datenaustausch synchronisiert werden, und eine Zeitsteuerinformation irgendeiner Form wird von der Quelle zum Ziel transportiert. Digitale Signalströme werden auch häufig mit einer geeigneten Rate regeneriert, weil sie einer Signalbeeinträchtigung durch Störungen, Verzögerungen, Phasenschwankungen usw. unterworfen sind. Sie werden weiterhin multiplexiert, um höhere Bitraten für eine höhere Kapazität aufweisende Übertragungssysteme als Maßnahme zur Nutzung des gleichen Übertragungsmediums in wirtschaftlicher Weise für viele unterschiedliche Nutzer zu erzeugen. Bei der Multiplexierung gibt es mehr als eine digitale Übertragungshierarchie für Telekommunikationen für unterschiedliche Teile der Welt. 1 zeigt ein Beispiel der digitalen Hierarchien, die in Nordamerika verwendet werden. In der Figur werden vier DS1-Signalströme in einen DS2-Signalstrom multiplexiert, und sieben DS2-Signalströme werden dann in einen DS3-Signalstrom multiplexiert. Die Bitraten der Ebenen sind ebenfalls in der Figur gezeigt. Ein größeres Problem bei der Multiplexierung betrifft die Synchronisation der Eingangs-Signalströme. Digitale Signalströme können nicht direkt verschachtelt werden und ihre nachfolgende Identifikation kann nicht garantiert werden, sofern nicht die Impulsraten aller der Signalquellen auf einen gemeinsamen Takt verriegelt sind. Dies bedeutet, dass alle die Signalströme Frequenz-synchron sind, oder falls sie asynchron sind, werden sie durch den Multiplexer in Frequenz-Synchronität gebracht. Das Multiplexersystem kann die Frequenz-Synchronität durch Vergrößern der Bitrate jedes getrennten Einganges auf eine gemeinsame Rate vor der Kombination der Eingänge zu einem Bitstrom herstellen. Hierdurch werden zusätzliche Zeitschlitze hinzuaddiert, in die zusätzliche Impulse gestopft werden können. Beim Impulsstopfen werden alle ankommenden digitalen Signalströme mit einer ausreichenden Anzahl von Impulsen gestopft, um ihre Raten auf die gewünschte gemeinsame Rate anzuheben. Beim Demultiplexieren wird ein einziger Signalstrom mit einer hohen Rate in eine Vielzahl von Signalströmen aufgeteilt. Bei jedem der aufgeteilten Signalströme werden die Stopf-Bits abgestreift, die so identifiziert werden, und der Signalstrom wird in einen einzelnen Signalstrom mit einer niedrigeren Bitrate entsprechend dem gemeinsamen Takt de-synchronisiert.
Unter Bezugnahme auf 2 kann diese Rateneinstellung mit weiteren Einzelheiten erläutert werden. Beispielsweise zeigt 2 die Struktur eines DS2-Signalstroms, der aus 1176 Bits in einem Rahmen besteht, der als M-Rahmen bezeichnet wird, und der aus vier Teilrahmen mit jeweils 294 Bits besteht. Jeder Teilrahmen schließt einen Stopf-Block ein, in dem eine bestimmte Bitposition für das Stopfen reserviert ist. Diese Position wird zum Stopfen eines Null-Bits verwendet, wenn ein Stopfen erforderlich ist, oder es kann für ein Datenbit verwendet werden, wenn kein Stopfen erforderlich ist. Daher gibt es, wenn die Stopf-Position für Daten verwendet wird, 6 × 48 = 288 Bits von DS1-Daten in einem DS2-M-Rahmen. Wenn ein Null-Bit in die Stopf-Position gebracht wird, gibt es 287 Bits an DS1-Daten pro DS2-Rahmen. Daher kann die DS1-Datenrate dadurch eingestellt werden, dass geändert wird, wie oft die Stopf-Position für ein Null-Bit oder ein Datenbit verwendet wird. Der Einstellbereich erstreckt sich daher von 6,312 × 2,87/1176 = 1,5404 Mb/s bis zu 6,312 × 288/1176 = 1,5458 Mb/s.
3 zeigt die Struktur eines DS3-Signalstroms. Ein DS3-Strom besteht aus 4760 Bits in einem M-Rahmen, der aus sieben Teilrahmen besteht, jeweils mit 680 Bits. Die Stopf-Position in jedem Teilrahmen ist ebenfalls in einer ähnlichen Weise wie in einem DS2-Strom angeordnet. Daher gibt es in einem DS3-Strom 7 Stopf-Positionen in einem M-Rahmen, einem pro DS2.
Es sei bemerkt, dass obwohl im Vorstehenden DS-Ströme ausführlich beschrieben wurde, im Wesentlichen ähnliche digitale Signalhierarchien in Europa und an anderen Orten verwendet werden, wie z. B. E1, E2 und E3. Die Anzahl der Bits in einem Rahmen, bestimmte Bit-Zuordnungen usw. können hierbei unterschiedlich sein, doch ist das Konzept der Erfindung in gleicher Weise auf irgendeinen dieser digitalen Signalströme anwendbar.
Ein Breitband-Netzwerk, wie z. B. SONET, wickelt ATM-Verkehr zusätzlich zu anderem synchronen Verkehr ab. Obwohl ein Netzwerk im Betrieb synchron ist, ist der ATM-Verkehr von Natur aus asynchron, und somit ist ein derartiger Datenstrom den Zellen-Phasenschwankungen, den Zellen-Verzögerungsänderungen und anderen Schwankungen unterworfen, während er sich durch das Netzwerk in Richtung auf einen Ziel-Knoten bewegt. Selbst wenn ein ATM-Netzwerk einen CBR-Datenstrom (Datenstrom mit konstanter Bitrate) zwischen einem Quellen-Knoten und einem Ziel-Knoten transportiert, kann die Taktfrequenz an dem Ziel-Knoten nicht direkt auf die des Quellen-Knotens durch die regelmäßige periodische Ankunft des CBR-Stroms zurückgeführt werden. Es wurden einige Techniken verwendet, um die Differenz zwischen der Netzwerk-Taktfrequenz und der Dienste-Taktfrequenz (Frequenz der transportierten Daten) zu übertragen. Das US-Patent 5 260 978 vom 9. November 1993 auf den Namen von Fleischer et al. beschreibt eine Technik, die als SRTS (synchroner Restzeitstempel) bezeichnet wird, für die Taktrückgewinnung in einem Breitband-Netzwerk. Das Patent zeigt, dass lediglich eine geringe Anzahl von Zusatzinformations-Bits (die als P-Bits bezeichnet werden) erforderlich sind, um eindeutig die Abweichung der Differenz zwischen den zwei Taktfrequenzen von einem Nennwert auszudrücken. Die P-Bits werden als SRTS-Bits bezeichnet. Die Auflösung wird durch den Nennwert der Frequenzdifferenz und die Takt-Toleranz bestimmt, und sie bestimmt die erforderliche minimale Anzahl von P-Bits. Unter normalerweise erwarteten Parametern würde die Anzahl dieser P-Bits wesentlich kleiner als die Anzahl der Bits sein, die zum Ausdrücken der Taktfrequenzen erforderlich sein würden, beispielsweise 3 Bits anstelle von 13 Bits. Eine typische Abtastperiode ist 3008, was einer Periode von 8 ATM-Zellen und Nutzdaten von 47 Oktetten pro Zelle entspricht.
Das in dem vorstehend genannten Patent und der Veröffentlichung beschriebene SRTS-Verfahren verwendet Phasen-Regelschleifen (PLL) zur Erzeugung eines analogen Taktsignals, das von den SRTS-Werten abgeleitet ist. Das US-Patent 5 608 731 vom 4. März 1997 auf den Namen von Upp et al. beschreibt andererseits eine digitale Taktrückgewinnung in geschlossener Schleife für SRTS. In dem Patent werden 4 Bits für SRTS verwendet, um Taktimpulse eines DS1-Signalstroms zurückzugewinnen.
4 zeigt ein funktionelles Blockschaltbild in der Tx- (Sende-) Richtung eines typischen DS1/DS2-Multiplexers (der in vielen Fällen als M12-Multiplexer bezeichnet wird). Wie dies weiter oben erwähnt wurde, muss in dem Multiplexer vor der Kombination der eine niedrigere Rate aufweisenden Signalströme der Dienste-Takt jedes eine niedrigere Rate aufweisenden Signalstroms bezüglich des Netzwerk-Bezugstaktes zurückgewonnen werden, und dann muss die Rate jedes die niedrigere Rate aufweisenden Signals durch geeignetes Stopfen so eingestellt werden, dass sie synchron zueinander sind. Daher werden in 4 ATM-Zellen von dem Netzwerk in einem Puffer 30 gepuffert, und ein DS1-Signalstrom wird einem FIFO 32 zugeführt. Gleichzeitig werden SRTS-Werte aus dem ATM-Zellenstrom erfasst. Sie werden dann bei 34 unter Bezugnahme auf den Netzwerk-Bezugstakt, beispielsweise 2430 MHz, verarbeitet, und ein DS1-Takt wird über die PLL 36 regeneriert. An dem FIFO wird der ankommende DS1-Signalstrom in Abhängigkeit von dem regenerierten DS1-Takt geschrieben. Andererseits wird der in dem FIFO gespeicherte DS1-Signalstrom in Abhängigkeit von dem Taktsignal, das von dem DS2-Takt 40 gewonnen wird, ausgelesen und einen DS2-Umsetzer 38 gesandt. Jedesmal dann, wenn der FIFO einen bestimmten Schwellenwert der Füllung erreicht, stopft der DS2-Umsetzer DS1-Daten in die Stopf-Position ein. Wenn dies erfolgt, so steigt die Rate, mit der der FIFO entleert wird, an, und schließlich sinkt die Füllung des FIFO unter einen Schwellenwert 42 ab, und der DS2-Umsetzer bringt dann Null-Bits in die Stopf-Position. Nachdem alle DS1-Signalströme durch geeignetes Stopfen in Ausrichtung miteinander gebracht wurden, setzt der DS2-Umsetzer vier DS1-Signalströme in einen DS2-Signalstrom um.
5 zeigt ein funktionelles Blockschaltbild in der Rx- (Empfangs-) Richtung für einen bekannten M12-Multiplexer. Ein DS2-Signalstrom 50 wird an einem Disassembler 52 in DS1-Signalströme zerlegt, wobei jeder DS1-Signalstrom in geeigneter Weise entstopft wird. Jeder DS1-Signalstrom wird entsprechend einem von dem DS2-Takt 56 abgeleiteten Schreibtakt an einen FIFO 54 gesandt und in diesem gespeichert. Jeder DS1-Strom wird aus dem FIFO gemäß einem regenerierten Takt für den jeweiligen DS1-Strom ausgelesen. Der jeweilige Takt wird aus den aus dem Disassembler herauskommenden Datenbits und aus dem Stopf/Nichtstopf-Signal über eine PLL 58 regeneriert. Die Daten werden aus dem FIFO entsprechend diesem rückgewonnenen Takt ausgelesen und in dem ATM-Zellen-Puffer 60 gespeichert. SRTS-Werte werden bei 62 bezüglich des Netzwerk-Bezugstaktes berechnet und an passende Stellen in den ATM-Zellen eingefügt, während sie an das ATM-Netzwerk gesandt werden.
Obwohl vorstehend ein M12-Multiplexer beschrieben wurde, ist es in der tatsächlichen Praxis üblicher, dass DS1-Signalströme an der gleichen Stelle in einen DS3-Signalstrom multiplexiert werden. Wie dies in 6 gezeigt ist, wird dies durch eine Serie von M12- und M23-Multiplexierungen durchgeführt. In der Figur werden sieben M12, jeweils mit einer geeigneten Stopf-Operation bei 66, kombiniert, um einen DS3-Signalstrom zu erzeugen. Irgendeine Stopf-Feststellung auf der Grundlage verschiedener Maßnahmen wird hier ausgeführt.
Wenn 28 DS1-Signalströme in einen DS3-Signalstrom multiplexiert oder aus diesem demultiplexiert werden, ist der Bereich der Differenz in den DS1-Taktfrequenzen unter allen den DS1-Signalströmen größer, als er es sein würde, wenn lediglich ein DS1-Signalstrom regeneriert ist, wie dies bei den vorstehenden bekannten SRTS-Techniken erfolgte, wodurch größere Schwankungen der SRTS-Werte erzeugt werden.
Die vorstehend erläuterten SRTS-Taktrückgewinnungstechniken behandeln hauptsächlich die Regeneration eines digitalen Signals, beispielsweise eines DS1-Signals, das bereits ziemlich eng begrenzt ist. Diese Techniken haben daher keinen ausreichenden dynamischen Bereich, um die Multiplexierung und Demultiplexierung von DS1- und DS3-Strömen durchzuführen.
Der Multiplexer/Demultiplexer der Erfindung verwendet die SRTS-Technik, ist jedoch in seiner Betriebsweise vollständig digital. Er wickelt weiterhin digitale Signalströme von breiteren Hierarchien ab, wie z. B. Signale, die sich zwischen DS1 und DS3 erstrecken. Weil die Betriebsweise vollständig digital ist, kann auch die Technik des Kontext-Schaltens auf sie angewandt werden. In einer Ausführungsform werden die Inhalte der verschiedenen Register, die den erfindungsgemäßen Algorithmus bilden, für jeden der 28 DS1-Signalströme in einem Speicher gespeichert. Während jeder DS1-Signalstrom verarbeitet wird, werden die Werte für die Register aus dem Speicher geladen, die Register werden in geeigneter Weise aktualisiert, und die neuen Werte werden in den Speicher zurückgespeichert. Dadurch, dass der Algorithmus vollständig digital gemacht wird, werden eine Analog-PLL, die Bauteil-Anschlussstifte, die diese benötigt, sowie irgendwelche externen Komponenten vermieden, die eine PLL für jeden der 28 DS1-Signalströme erfordern würde. Weiterhin ermöglicht das Kontext-Schalten, dass ein einziger Satz von Hardware-Registern zusammen mit einem Speicher 28 Sätze von DS1-Hardware-Registern ersetzt, die bei den weiter oben erwähnten bekannten Techniken erforderlich sein würden. Es ist daher möglich, erheblich höhere Integrationsgrade zu erreichen.
Die anhängige US-Patentanmeldung Nummer 08/659,395 vom 6. Juni 1996 mit dem Erfinder Coady et al beschreibt in Einzelheiten die Erfindung bezüglich des Kontext-Schaltens einer Vielzahl von digitalen Signalströmen.
Das US-Patent 5 563 891 beschreibt das Multiplexieren einer Vielzahl von ersten Signalströmen in einen eine höhere Rate aufweisenden zweiten Strom durch Puffern und Stopfen der ersten Signalströme vor der Kombination mit dem zweiten Strom.
Ziele der Erfindung
Es ist daher ein Ziel der Erfindung, ein Verfahren und eine Vorrichtung zum Multiplexieren/Demultiplexieren digitaler Signalströme mit unterschiedlichen Hierarchie-Ebenen zu schaffen.
Es ist ein weiteres Ziel der Erfindung, ein Verfahren und eine Vorrichtung zum Bestimmen des Stopf-Verhältnisses in Abhängigkeit von der Messung der Taktfrequenz zu schaffen.
Es ist ein weiteres Ziel der Erfindung, ein Verfahren und eine Vorrichtung zur Erzeugung von SRTS-Werten zu schaffen.
Es ist ein weiteres Ziel der Erfindung, ein Verfahren und eine Vorrichtung zum Durchführen des Stopfens von digitalen Signalströmen zu schaffen.
Es ist weiterhin ein Ziel der Erfindung, ein Verfahren und eine Vorrichtung zur Verarbeitung einer Vielzahl von digitalen Signalströmen zu schaffen, bei dem das Kontext-Schalten auf die Ausführungen des Algorithmus angewandt wird.
Zusammenfassung der Erfindung
Kurz gesagt ist gemäß einem Gesichtspunkt die Erfindung auf einen Multiplexer für eine Vielzahl von ersten Signalströmen in einen zweiten Signalstrom gerichtet, wobei die ersten Signalströme eine im Wesentlichen ähnliche erste Rate aufweisen und der zweite Signalstrom eine zweite Rate aufweist, die höher als die erste Rate ist. Der Multiplexer ist durch einen Puffer zum Puffern der ersten Signalströme, eine SRTS-Schaltung zum Empfang von SRTS-Werten jedes ersten Signalstroms und eine örtliche SRTS-Schaltung zur Erzeugung örtlicher SRTS-Werte von jedem ersten Signalstrom auf der Grundlage einer Bezugs-Taktrate gekennzeichnet. Der Multiplexer schließt weiterhin eine Stopf-Schaltung zum Stopfen der Vielzahl von ersten Signalströmen in Abhängigkeit von einem Stopf-Befehlssignal, das für jeden ersten Signalstrom in Abhängigkeit von dessen jeweiligen Folgen von SRTS-Werten und örtlichen SRTS-Werten erzeugt wurde, und eine Kombinationsschaltung zum Kombinieren aller gestopften ersten Signalströme von der Stopf-Schaltung in den zweiten Signalstrom ein.
Gemäß einem weiteren Gesichtspunkt ist die Erfindung auf ein Verfahren zur Überwachung einer ersten Rate bezogen auf eine zweite Rate, die höher als die erste Rate ist, zur Verwendung in einem Prozess zum Multiplexieren und Demultiplexieren zwischen einer Vielzahl von ersten Signalströmen und einem zweiten Signalstrom gerichtet, wobei die ersten Signalströme die erste Rate aufweisen, und der zweite Signalstrom die zweite Rate aufweist. Das Verfahren ist durch den Empfang eines SRTS-Wertes jedes ersten Signalstroms, die Erzeugung eines örtlichen SRTS-Wertes auf der Grundlage der zweiten Rate des zweiten Signalstroms, und das Berechnen einer Differenzanzeige, die proportional zu der Differenz zwischen den ersten und zweiten Raten ist, aus dem empfangenen SRTS-Wert und dem örtlich erzeugten SRTS-Wert gekennzeichnet.
Kurze Beschreibung der Zeichnungen
1 ist ein Diagramm, das eine Digitalhierarchie zeigt, die in Nordamerika verwendet wird.
2 zeigt die DS2-Rahmenkonstruktion.
3 zeigt die DS3-Rahmenkonstruktion.
4 ist ein vereinfachtes Funktions-Blockschaltbild eines M12-Multiplexers einer bekannten Konstruktion in der Tx-Richtung.
5 ist ein vereinfachtes Funktions-Blockschaltbild eines M12-Multiplexers einer bekannten Konstruktion in der Rx-Richtung.
6 zeigt einen bekannten M13-Multiplexer, der eine Kombination von M12 und M23 ist.
7 ist ein funktionelles Blockschaltbild eines Multiplexers/Demultiplexers, der das Kontext-Schalten gemäß einer Ausführungsform verwendet, die zu der Erfindung in Beziehung steht.
8 ist ein funktionelles Blockschaltbild des M12 in der Tx-Richtung gemäß einer Ausführungsform der Erfindung, die einen Mechanismus zur Erzeugung eines Stopf-Befehlssignals einschließt.
9 ist ein funktionelles Blockschaltbild eines M12 in der Rx-Richtung gemäß einer auf die Erfindung bezogene Ausführungsform, die einen Mechanismus zur Erzeugung von SRTS-Werten einschließt.
10 ist ein ausführliches Blockschaltbild des SRTS-Blockes 80, der in 8 gezeigt ist.
11 ist ein ausführliches Blockschaltbild des SRTS-Blockes 90, der in 9 gezeigt ist.
Ausführliche Beschreibung der bevorzugten Ausführungsformen der Erfindung
7 ist ein funktionelles Blockschaltbild eines DS1-DS3-Multiplexers/Demultiplexers gemäß einer Ausführungsform bezüglich der Erfindung. In dieser Figur werden DS1- oder DSO-Signalströme von einem ATM-Netzwerk oder irgendeinem anderen Netzwerk empfangen oder an dieses gesandt und in einen DS3-Signalstrom multiplexiert oder aus diesem demultiplexiert. Eine Schnittstellenanordnung 70 erzeugt einen Oktett-Strom von 28 DS1-Signalströmen in der Tx-Richtung und empfängt sie in der Rx-Richtung. Jeder der 28 DS1-Signalströme wird durch einen M12-Multiplexer verarbeitet, der verschiedene Sätze von Algorithmen 72 und 74 enthält, beispielsweise einen Rahmenbildungs-Algorithmus, einen SRTS-Algorithmus, einen Stopf-Algorithmus, usw. Die SRTS- und Stopf-Algorithmen werden weiter unten ausführlicher erläutert. Diese Algorithmen werden an jedem der 28 DS1-Signalströme durch Kontext-Schalten im Zusammenwirken mit einem Speicher 76 ausgeführt, so dass der Ausgang des M12 aus sieben DS2-Signalströmen besteht. Jeder der sieben DS2-Signalströme wird von einem Multiplexer M23 verarbeitet, der ähnlich wie der M12 die erforderlichen Algorithmen enthält, die durch Kontext-Schalten ausgeführt werden. Sieben DS2-Ströme werden dann kombiniert und in einen in geeigneter Weise mit Rahmen ausgebildeten DS3-Signalstrom umgesetzt. In der Rx-Richtung wird ein DS3-Signalstrom durch ähnliche Algorithmen bei M23 und M12 verarbeitet. An dem Multiplexer M12 wird die Rateneinstellung durch SRTS- und Stopf-Algorithmen ausgeführt, was ebenfalls weiter unten ausführlicher erläutert wird.
Wie dies weiter oben erwähnt wurde, führt der Vorgang des Multiplexierens herauf bis zu einem DS3-Signal und das Demultiplexieren nach unten von einem DS3-Signal eine wesentlich größere Veränderlichkeit in die SRTS-Periode ein, als diese bei einer normalen Periode von 3008 DS1-Bits auftritt, wie dies beim Stand der Technik angenommen wurde. Diese Veränderlichkeit ergibt sich aufgrund einer Anzahl von Faktoren:

• Phasenschwankungen auf dem DS3-Signalstrom,
• das Rahmenformat des DS3-Signalstroms, das Rahmen-Bits hinzufügt, sowie Stopf-Möglichkeiten auf der DS2-Ebene,
• Phasenschwankungen auf dem DS2-Signalstrom, die zu einer Sättigung des DS2-zu-DS3-Stopf-Mechanismus führen, was zu lang andauernden Perioden eines Stopfens ausschließlich mit Null-Werten und eines Stopfens ausschließlich mit Daten führen kann,
• das Rahmenformat von DS2, das Rahmen-Bits und Stopf-Möglichkeiten auf der DS1-Ebene hinzufügt,
• Phasenschwankungen auf dem DS1-Signalstrom, was zu einer Sättigung des DS1-zu-DS2-Stopf-Mechanismus führen kann, was zu lang anhaltenden Perioden eines Stopfen ausschließlich mit Null-Werten und eines Stopfens ausschließlich mit Daten führen kann.

Der Gesamteffekt dieser Faktoren besteht darin, dass die gesamte abgelaufene Zeit, in der 3800 DS1-Bits über dem DS3-Signalstrom ankommen oder über den DS3-Signalstrom abgesandt werden, die Grenzen übersteigt, die durch den 4-Bit-SRTS-Wert festgelegt sind, der in dem vorstehend genannten Stand der Technik verwendet wird.
8 ist ein funktionelles Blockschaltbild eines Multiplexers für DS1-Signalströme in einen DS2-Signalstrom, der eine Ausführungsform der Erfindung enthält. In 8 wird jeder einer Vielzahl (beispielsweise 28) von DS1-Signalströmen an einem FIFO 80 gepuffert und ihr SRTS-Wert wird durch einen SRTS-Rückgewinnungs-Puffer 82 zurückgewonnen. Die Folge von SRTS-Werten ist eine Anzeige der Rate eines ankommenden DS1-Signalstroms. Ein DS2-Umsetzer 84 liest einen in dem FIFO gespeicherten DS1-Strom. Nachdem die Rate in geeigneter Weise durch Stopfen eingestellt wurde, setzt der DS2-Umsetzer vier DS1-Signalströme in einen abgehenden DS2-Signalstrom um. Der Stopfvorgang sowie die DS2-Rahmenbildung erfolgt in dem Umsetzer 84. Die Entscheidung, die Stopf-Positionen mit einem Null-Bit oder einem Datenbit zu stopfen, wird an dem SRTS-Block 90 getroffen. Daher liest ein Zähler die DS1-Bits eines bestimmten DS1-Signalstroms, der in den DS2-Signalstrom umgesetzt wird. Der Zähler führt eine Teilung durch 3008 aus und verriegelt die Taktzählung eines Netzwerk-Bezugstaktes, beispielsweise 2430 MHz. Der Inhalt des Signalspeichers ist der örtliche SRTS-Wert, der eine Anzeige der Rate des bestimmten abgehenden DS1-Stroms ist, der in den DS2-Strom multiplexiert wird. Der SRTS-Block 90 vergleicht die Folge von zurückgewonnenen SRTS-Werten und die Folge von örtlichen SRTS-Werten und erzeugt einen Befehl, an einer Bitposition bezüglich jedes der 28 DS1-Signalströme mit einer Null oder mit Daten zu stopfen.
Gemäß einer Ausführungsform wird, wie im Fall des Multiplexierens von DS1-Strömen auf einen DS2-Signalstrom, jeder DS2-Signalstrom weiter gestopft, während ein DS3-Umsetzer sieben DS2-Signalströme in einen DS3-Signalstrom umsetzt. Sieben DS2-Signalströme werden einzeln gestopft, um alle die DS2-Signalströme auszurichten.
9 ist ein funktionelles Blockschaltbild eines Demultiplexers für einen DS2-Signalstrom in DS1-Signalströme, der eine Ausführungsform enthält, die auf die Erfindung bezogen ist. In der Figur wird jeder der sieben DS2-Signalströme in vier DS1-Signalströme an einer Zerlegungseinrichtung 92 demultiplexiert. Jeder der Vielzahl von DS1-Signalströmen wird in einem FIFO 94 gepuffert. Ein Zähler 96 zählt die DS1-Bits für einen bestimmten DS1-Signalstrom unter Berücksichtigung des Vorliegens oder Fehlens eines Datenbits in jeder Stopf-Möglichkeit. Der Zähler teilt durch 308 und verriegelt an einem Signalspeicher 98 die Taktzählung eines Netzwerk-Bezugstaktes, beispielsweise 2430 MHz. Der Inhalt des Signalspeichers ist der ankommende SRTS-Wert, dessen Folge eine Anzeige der Rate des bestimmten ankommenden DS1-Stroms ist. Der SRTS-Block 100 erzeugt einen abgehenden SRTS-Wert, dessen Folge eine Anzeige der Rate eines bestimmten abgehenden DS1-Stroms ist. Der SRTS-Block vergleicht die ankommende SRTS-Folge und die abgehende SRTS-Folge und ändert die abgehende SRTS-Folge derart, dass die abgehende Rate für einen bestimmten DS1-Signalstrom an die ankommende Rate für diesen DS1-Signalstrom angepasst ist. Diese SRTS-Folge wird in jeden jeweiligen DS1-Strom eingebettet.
Die Funktion des SRTS-Blockes 90 nach 8 besteht aus zwei Teilen. Der erste Teil wird zur Definition eines Stopf-Verhältnisses verwendet, das erforderlich ist, um die ankommende Datenrate, wie sie durch die Folge der ankommenden SRTS-Werte definiert ist, mit der abgehenden Datenrate auszurichten, wie sie durch die Folge von örtlichen SRTS-Werten definiert ist. Der zweite Teil erzeugt eine Folge von dem vorstehend bestimmten Stopf-Verhältnis entsprechenden Stopf-Werten, wodurch die abgehende Datenrate gesteuert wird, und liefert diese Datenrate an den ersten Teil zurück.
Teil 1 - Datenraten-Ausrichtung
Der DS3-Sendekanal wird durch eine TX-Taktrate angesteuert, und es ist erforderlich, ein Datenbit für jeden TX-Takt zu liefern. Jedes Datenbit kann einem DS3-Rahmenbit oder einem der sieben DS2-Kanäle entsprechen (für die es ein Datenbit oder ein Stopf-Bit sein kann). Andererseits kann jedes Bit für einen DS2- Kanal einem Rahmenbit oder einem der 28 DS1-Kanäle entsprechen, wo es ein Datenbit oder ein Stopf-Bit sein kann.
Der Prozess für die Datenraten-Ausrichtung wird durch die Anforderung zum Senden von DS1-Bits ausgelöst. Wenn ein bestimmter DS1 insgesamt 3008 Bits angefordert hat, wird ein neuer örtlicher SRTS-Wert berechnet, und ein neuer ankommender SRTS-Wert wird gelesen. Die Differenz zwischen aufeinander folgenden örtlichen SRTS-Werten wird berechnet und ist eine Anzeige der Taktrate für die abgehenden DS1-Bits. Die Differenz zwischen ankommenden SRTS-Werten wird berechnet und bildet eine Anzeige für die Taktrate des ankommenden DS1-Datenstroms. Die Differenz zwischen diesen Differenzen ist ein Maß dafür, wie weit die ankommenden und abgehenden Taktraten voneinander abweichen. Die Schaltung akkumuliert dann die Differenz der Differenzen und versucht, die abgehende SRTS-Rate so einzustellen, dass die kumulative Differenz gleich Null ist, wodurch sichergestellt wird, dass die zwei Frequenzen in Ausrichtung miteinander sind. In diesem Prozess werden sich die örtlichen Delta-SRTS-Werte beträchtlich ändern, während die abgehenden Delta-SRTS-Werte auf einen angenähert konstanten Wert geglättet werden.
Teil 2 - Stopfverhältnis-Nachführung
Für eine vorgegebene DS2-Rate, nominell 6,312 Mb/s, kann die abgehende DS1-Datenrate durch Ändern des verwendeten Stopfverhältnisses gesteuert werden. Unter erneuter Bezugnahme auf 4 ist zu erkennen, dass innerhalb eines DS2-Teilrahmens entweder 287 oder 288 Bits an DS1-Daten übertragen werden können. Dies bedeutet, dass im Mittelwert, über ein große Anzahl von Rahmen, der Bereich von DS1-Raten, die unterstützt werden kann, zwischen 287/1176·6,312 = 1,5404 Mb/s und 288/1176·6,312 = 1,5458 Mb/s liegt (es gibt 1176 Bits pro DS2-Rahmen).
Teil 1 der vorstehenden Erfindung bestimmt die Datenrate des abgehenden Datenstroms. Diese Datenrate wird als ein gewünschtes Stopfverhältnis ausgedrückt, das in einem Bereich zwischen Null und 100% liegt. Unabhängig davon, was das Stopfverhältnis ist, erzeugt Teil 2 der Erfindung eine Folge von Stopf/Nichtstopf-Signalen, die dem gewünschten Stopfverhältnis entspricht.
Wenn beispielsweise eine nominelle DS1-Datenrate von 1,544 Mb/s erzeugt werden soll, so entspricht dies einem Stopfverhältnis von 66%, was andererseits 287,665 (= 1,544/6,312·1176) Datenbits pro Teilrahmen ergibt. Die korrekte Folge von Stopf/Nichtstopf-Signalen für diese Datenrate ist dann:
110110110...
worin 1 bedeutet, dass ein Datenbit hinzugefügt wird, und 0 bedeutet, dass ein Null-Bit hinzugefügt wird.
Um eine Folge von 0- und 1-Werten zu erzeugen, die im Mittelwert das gewünschte Stopfverhältnis ergeben, wird das Stopfverhältnis als Verhältnis zwischen einem N-Bit-Zielwert und einem N-Bit-Nenner dargestellt, das heißt Ziel/2^N. Bei dieser Darstellung kann das Stopf-Verhältnis von 0 bis (2^N – 1)/(2^N) reichen. Wenn der Zielwert 2^N mal summiert wird, so ist der Gesamtwert gleich (2^N)·Ziel. Wenn die Summe Modulo 2^N berechnet wird, und eine 1 immer dann ausgewählt wird, wenn die Summe 2^N oder größer ist, und eine 0 immer dann ausgewählt wird, wenn die Summe kleiner als 2^N ist, so wird nach 2^N Abtastproben eine 1 exakt Ziel-mal erzeugt, und eine 0 {(2^N)-Ziel}-mal erzeugt. Der Mittelwert ist exakt der, der erforderlich ist, nämlich Ziel/(2^N), und die Folge von 1- und 0-Werten ist so gleichförmig wie möglich verteilt, so dass der Fehler des mittleren Stopfverhält-nisses bezüglich des gewünschten Stopfverhältnisses zu einem Minimum gemacht wird.
Die Verwendung eines Bruchteils zur Darstellung des gewünschten Stopfverhältnisses führt einen inhärenten Fehler zwischen der tatsächlichen Taktrate und der ein, die durch die gewünschte Rate angezeigt ist. Dies kann dadurch zu einem Minimum gemacht werden, dass N ausreichend groß gemacht wird, der Prozess ist jedoch selbst-korrigierend. Für einen vorgegebenen Zielwert können sich die abgehenden und ankommenden Taktraten unterscheiden, was zu einer Drift in den jeweiligen SRTS-Differenzen führt. Wenn diese Differenz ausreichend ist, wird der Zielwert um Eins eingestellt, wodurch eine Änderung der abgehenden Taktrate so hervorgerufen wird, dass die Differenzen in der entgegengesetzten Richtung driften. Dies setzt sich unbegrenzt fort, wobei der Mittelwert der zwei Zielwerte die wahre ankommende Taktrate wiedergibt.
Die Funktion des SRTS-Blockes 100 nach 9 besteht ebenfalls aus zwei Teilen. Diese Funktionen sind nahezu identisch zu denen, die für den Multiplexer verwendet werden. Wie beim Multiplexer wird der erste Teil zur Definition eines Ziel-Delta-SRTS-Wertes verwendet, der erforderlich ist, um die ankommende Datenrate so auszurichten, wie dies durch die Folge der ankommenden SRTS-Werte definiert ist, und um die abgehende Rate so auszurichten, wie dies durch die Folge der abgehenden SRTS-Werte definiert ist. Der zweite Teil erzeugt eine Folge von SRTS-Werten, deren Differenz zu dem vorstehend bestimmten Ziel-Delta-SRTS-Wert entspricht, der die abgehende Datenrate steuert, und liefert diese zurück an den ersten Abschnitt.
Unter Bezugnahme auf die 10 und 11 wird der SRTS-Logikblock 90 nach 8 für die Tx-Richtung und der SRTS-Logikblock 100 nach 9 für die Rx-Richtung nachfolgend mit weiteren Einzelheiten in Verbindung mit einer Ausführungsform der Erfindung beschrieben.
Unter besonderer Bezugnahme auf 10 ist ein ankommender SRTS-Wert von dem Netzwerk 4 Bit breit und wird auf eine Breite von 5 Bit bei 110 umgewandelt. Ein DS1-Strom (DS1-Bit) wird durch 3008 dividiert, was dann bewirkt, dass der 5-Bit-Zähler des Netzwerk-Bezugstaktes an einem Signalspeicher 112 verriegelt wird. Der Inhalt des Signalspeichers ist der örtliche SRTS-Wert. Der örtliche Delta-SRTS-Wert ist eine Differenz zwischen aufeinanderfolgenden örtlichen SRTS-Werten und wird bei delta_srts 114 berechnet. Eine Differenz zwischen zwei Deltas, dem örtlichen Delta-SRTS und dem ankommenden Delta-SRTS, wird bei 118 akkumuliert, wodurch ein kumulativer Delta-SRTS-Wert, cd_srts_R, erzeugt wird. Der kumulative Delta-SRTS-Wert wird dann bei 120 gefiltert, um dazu beizutragen, die Phasenschwankungen aufgrund der Rahmenformatierung, DS2- und DS3-Phasenschwankungen zusätzlich zu der Quellen-Phasenschwankung und der SRTS-Veränderlichkeit zu beseitigen. Unter Verwendung des gefilterten kumulativen Delta-SRTS-Wertes, fcd_srts_R, als eine Fehlerfunktion wird dies auf das Proportional/Integral-Steuersystem angewandt, das durch 122 und 124 realisiert ist. Das Ergebnis ist ein Stopf-Zielwert, der so gesteuert wird, dass sich der gefilterte kumulative Delta-SRTS-Wert in Richtung auf Null bewegt. Wenn ein Stopf-Ziel auf diese Weise erzeugt wird, erzeugt der Stopf-Folgengenerator 126 eine Folge von Null-Stopf und Daten-Stopf-Bits, die im Mittelwert das Verhältnis erreicht, das durch das Stopf-Ziel bestimmt ist.
Gemäß 11 wird ein DS1-Strom (DS1-Bit) 140 von dem Demultiplexer durch 3008 dividiert, was dann bewirkt, dass der 5-Bit-Zähler 142 des Netzwerk-Bezugstaktes an einem Signalspeicher 144 verriegelt wird. Der Inhalt des Signalspeichers stellt den ankommenden SRTS-Wert dar. Eine Differenz zwischen aufeinanderfolgenden ankommenden SRTS-Werten wird bei delta_srts 146 berechnet. Zur gleichen Zeit wird eine Differenz von aufeinanderfolgenden abgehenden SRTS-Werten bei delta_srts 148 berechnet und in einen 5-Bit-Wert umgewandelt. Eine weitere Differenz dieser zwei Delta-Werte wird bei cd_srts_R 150 berechnet und akkumuliert. Dies ist der kumulative Delta-SRTS-Wert. Dieser Wert wird dann bei 152 gefiltert, um Phasenschwankungen aufgrund der Rahmenbildungs-Formate, DS2- und DS3-Phasenschwankungen zusätzlich zu Quellenschwankungen und der abgehenden SRTS-Veränderlichkeit zu beseitigen. Unter Verwendung des gefilterten kumulativen Delta-SRTS-Wertes, fcd_srts_R, als eine Fehlerfunktion wird dies auf das Proportional/Integral-Steuersystem angewandt, das durch 154 und 156 realisiert ist. Das Ergebnis ist ein Delta-SRTS-Zielwert, der so gesteuert wird, dass der gefilterte kumulative Delta-SRTS-Wert sich in Richtung auf Null bewegt. Mit einem derart erzeugten Delta-SRTS-Wert wird der SRTS-Folgengenerator 158 eine Folge von SRTS-Werten derart erzeugen, dass die Differenz zwischen aufeinanderfolgenden Werten im Mittelwert den Wert erreicht, der durch das Ziel spezifiziert ist.
Gemäß einer weiteren Ausführungsform und unter Bezugnahme auf 10 und 11 werden die Inhalte der verschiedenen Register, die den Algorithmus bilden, in einem Speicher für jeden der 28 DS1-Ströme gespeichert. Während jeder DS1-Wert verarbeitet wird, werden die Werte für die Register von dem Speicher geladen, die Register werden in geeigneter Weise aktualisiert, und die neuen Werte werden in den Speicher zurückgespeichert. Weiterhin ermöglicht ein Kontext-Schalten, dass ein einzelner Satz von Hardware-Registern zusammen mit einem Speicher die 28 Sätze von DS1-Hardware-Register ersetzen kann, die bei den vorstehend erwähnten bekannten Techniken erforderlich sein würden. Es ist daher möglich, wesentlich höhere Integrationsgrade zu erzielen.

Claims

Multiplexer für eine Vielzahl von ersten Signalströmen in einen zweiten Signalstrom, wobei die ersten Signalströme eine im Wesentlichen ähnliche erste Rate aufweisen und der zweite Signalstrom eine zweite Rate aufweist, die höher als die erste Rate ist, mit: einem Puffer (80) zum Puffern der ersten Signalströme; einer SRTS-Schaltung (90) zum Empfang von SRTS-Werten jedes ersten Signalstromes; einer örtlichen SRTS-Schaltung (86) zur Erzeugung örtlicher SRTS-Werte von jedem ersten Signalstrom auf der Grundlage einer Bezugs-Taktrate; einer Stopf-Schaltung (48) zum Stopfen der Vielzahl von ersten Signalströmen von dem Puffer in Abhängigkeit von einem Stopf-Befehlssignal für jeden ersten Signalstrom in Abhängigkeit von dessen jeweiligen Folgen von SRTS-Werten und örtlichen SRTS-Werten; und einer Kombinationsschaltung (84) zum Kombinieren aller der gestopften ersten Signalströme von der Stopf-Schaltung in den zweiten Signalstrom.
Multiplexer nach Anspruch 1, der weiterhin Folgendes umfasst: die SRTS-Schaltung schließt Delta-Schaltungen (116) zur Berechnung einer ersten Differenz von aufeinanderfolgenden SRTS-Werten ein; die örtliche SRTS-Schaltung schließt örtliche Delta-Schaltungen (114) zur Berechnung einer zweiten Differenz von aufeinanderfolgenden örtlichen SRTS-Werten ein; und eine kumulative Delta-Schaltung (118) zum Registrieren eines kumulativen Wertes einer dritten Differenz zwischen den ersten und zweiten Differenzen für jeden ersten Signalstrom.
Multiplexer nach Anspruch 2, der weiterhin Folgendes umfasst: eine Stopf-Befehlsschaltung (128) zur Erzeugung eines Stopf-Befehlsignals in Abhängigkeit von dem kumulativen Wert der dritten Differenz.
Multiplexer nach einem der Ansprüche 1-3, der weiterhin Folgendes umfasst: einen Speicher zum Speichern von Instantiierungs-Werten für die SRTS-Schaltung, die örtliche SRTS-Schaltung und die Stopf-Schaltung für jeden ersten Signalstrom; und einen Prozessor zur Durchführung einer Kontext-Umschaltung der Ausführungen der SRTS-Schaltung, der örtlichen SRTS-Schaltung und der Stopf-Schaltung für jeden ersten Signalstrom.
Multiplexer nach Anspruch 3, der weiterhin Folgendes umfasst: einen Speicher zum Speichern von Instantiierungs-Werten für die SRTS-Schaltung, die örtliche SRTS-Schaltung, die Delta-Schaltungen, die örtlichen Delta-Schaltungen, die Stopf-Schaltung und die Stopf-Befehlsschaltung für jeden ersten Signalstrom; und einen Prozessor zur Durchführung einer Kontext-Umschaltung der Ausführungen der SRTS-Schaltung, der örtlichen SRTS-Schaltung, der Delta-Schaltungen, der örtlichen Delta-Schaltungen, der Stopf-Schaltung und der Stopf-Befehlsschaltung für jeden ersten Datenstrom.
Multiplexer nach Anspruch 3, bei dem die Stopf-Befehlsschaltung Folgendes umfasst: eine Stopf-Zielschaltung (124) zum Vergleichen des kumulativen Wertes der dritten Differenz und eines Ziel-Stopfverhältnisses zur Erzeugung des Stopf-Befehlssignals.
Multiplexer nach einem der Ansprüche 1-6, bei dem die ersten und zweiten Signalströme aus irgendeiner einen Gruppe der folgenden ausgewählt sind: DS1, DS2 und DS3 und E1, E2 und E3.
Verfahren zur Überwachung einer ersten Rate bezogen auf eine zweite Rate, die höher als die erste Rate ist, zur Verwendung in einem Prozess zum Multiplexieren und Demultiplexieren zwischen einer Vielzahl von ersten Signalströmen und einem zweiten Signalstrom, wobei die ersten Signalströme die erste Rate aufweisen und der zweite Signalstrom die zweite Rate aufweist, gekennzeichnet durch: Empfangen eines SRTS-Wertes von jedem ersten Signalstrom; Erzeugen eines örtlichen SRTS-Wertes auf der Grundlage der zweiten Rate des zweiten Signalstromes; Berechnen, aus dem empfangenen SRTS-Wert und dem erzeugten örtlichen SRTS-Wert, einer Differenzanzeige, die proportional zu der Differenz zwischen den ersten und den zweiten Raten ist; und Erzeugen eines Stopf-Befehlssignals aus den Differenz-Anzeigen.
Verfahren nach Anspruch 8, das die weiteren Schritte der: Berechnen einer ersten Differenz zwischen zwei aufeinanderfolgenden SRTS-Werten für jeden ersten Signalstrom; und Berechnen einer zweiten Differenz zwischen zwei aufeinanderfolgenden örtlichen SRTS-Werten umfasst.
Verfahren nach Anspruch 9, das einen weiteren Schritt der: Erzeugung eines Stopf-Befehlssignals aus der ersten Differenz und der zweiten Differenz umfasst.
Verfahren nach einem der Ansprüche 8-10, das einen weiteren Schritt der: Erzeugung eines neuen SRTS-Wertes für jeden ersten Signalstrom aus der Differenz-Anzeige umfasst.
Verfahren nach einem der Ansprüche 10-11, das weiterhin die Schritte der: Durchführung aller dort genannten Schritte getrennt für jeden ersten Signalstrom, und die Kontext-Umschaltung der Ausführung aller der Schritte bei den ersten Signalströmen umfasst.
Verfahren nach einem der Ansprüche 9-12, bei dem die ersten und zweiten Signalströme aus irgendeiner einen Gruppe der folgenden gewählt sind: DS1, DS2 und DS3 und E1, E2 und E3.