-
Gebiet der Erfindung
-
Die
Erfindung liegt allgemein auf dem Gebiet des Multiplexierens und/oder
Demultiplexierens einer Vielzahl von digitalen Signalströmen. Insbesondere bezieht
sie sich auf eine Raten-Einstellung der digitalen Signalströme in Verbindung
mit der Multiplexierung/Demultiplexierung und der Verwendung von SRTS-
(synchronen Restzeit-Stempel-)Werten.
-
Hintergrund der Erfindung
-
In
digitalen Kommunikationssystemen werden digitale Signalströme mit einer
Vielzahl von unterschiedlichen Raten synchron oder asynchron transportiert,
und in allen Fällen
werden Takte zur Verarbeitung dieser digitalen Signalströme verwendet.
Diese Takte müssen
für einen
richtigen Datenaustausch synchronisiert werden, und Takt- oder Zeitsteuer-Information
in irgendeiner Form wird von der Quelle zum Ziel transportiert.
Digitale Signalströme
werden auch häufig
mit einer richtigen Rate regeneriert, weil sie eine Signalbeeinträchtigung
durch Störungen,
Verzögerungen,
Phasenschwankungen usw. erfahren. Sie werden weiterhin multiplexiert,
um höhere
Bit-Raten für Übertragungssysteme
mit höherer
Kapazität
zu erzeugen, als Maßnahme
zur Verwendung des gleichen Übertragungs-Mediums
in wirtschaftlicher Weise für
viele unterschiedliche Benutzer. Bei der Multiplexierung gibt es
mehr als eine digitale Übertragungs-Hierarchie
für Telekommunikationen
für unterschiedliche
Teile der Welt. 1 zeigt ein Beispiel von digitalen
Hierarchien, wie sie in Nordamerika verwendet werden. In der Figur
werden vier DS1-Signalströme in einen
DS2-Signalstrom multiplexiert, und 7 DS2-Signalströme werden
dann in einen DS3-Signalstrom multiplexiert. Die Bit-Raten der Ebenen
sind ebenfalls in der Zeichnung gezeigt. Ein Hauptproblem bei der
Multiplexierung beinhaltet die Synchronisation der Eingangs-Signalströme. Digitale Signalströme können nicht
direkt verschachtelt und ihre nachfolgende Identifikation garantiert
werden, sofern nicht die Impulsraten aller der Signal-Quellen auf
einen gemeinsamen Takt verriegelt sind. Dies bedeutet, dass alle
die Signalströme frequenzsynchron sind
oder das sie anderenfalls asynchron sind und durch den Multiplexer
frequenzsynchron gemacht werden. Das Multiplexer-System kann eine
Frequenzsynchronisation durch Vergrößern der Bit-Rate jedes getrennten
Einganges auf eine gemeinsame Rate vor deren Kombination in einen
einzigen Bit-Strom
herstellen. Dies fügt
zusätzliche
Zeitschlitze hinzu, in die zusätzliche
Impulse „gestopft" werden können. Beim
Impuls-Stopfen werden alle ankommenden digitalen Signalströme mit einer
ausreichenden Anzahl von Impulsen gestopft, um jede ihrer Raten
auf die der gewünschten
gemeinsamen Rate anzuheben. Beim Demultiplexieren wird ein einziger Signalstrom
mit einer hohen Rate in eine Vielzahl von Signalströmen aufgeteilt.
Bei jedem der aufgeteilten Signalströme werden die Stopf-Bits abgestreift,
die auf diese Weise identifiziert werden, und er wird in einen einzelnen
Signalstrom mit einer niedrigeren Rate entsprechend dem gemeinsamen
Takt desynchronisiert.
-
Unter
Bezugnahme auf 2 kann dieser Ratenabgleich
mit weiteren Einzelheiten erläutert werden.
Beispielsweise zeigt 2 die Struktur eines DS2-Signalstromes, der
aus 1176 Bits in einem Rahmen besteht, der als M-Rahmen bezeichnet
wird, der aus 4 Teilrahmen mit jeweils 294 Bits besteht. Jeder Teilrahmen
schließt
einen Stopf-Block ein, in dem eine bestimmte Bit-Position zum Stopfen
reserviert ist. Diese Position wird zum Stopfen eines Null-Bits verwendet,
wenn ein Stopfen erforderlich ist, oder sie kann für ein Daten-Bit
verwendet werden, wenn kein Stopfen erforderlich ist. Wenn daher
die Stopf-Position für
Daten verwendet wird, gibt es 6 × 48 = 288 Bits an DS1-Daten
in einem DS2-M-Rahmen. Wenn ein Null-Bit in die Stopf-Position gebracht
wird, gibt es 287 Bits von DS1-Daten
pro DS2-Rahmen. Daher kann die DS1-Daten-Rate dadurch eingestellt
werden, dass geändert
wird, wie oft die Stopf-Position für ein Null-Bit oder ein Daten-Bit
verwendet wird. Der Einstellbereich erstreckt sich daher von 6,312 × 287/1176
= 1,5404 Mb/s bis 6,312 × 288/1176
= 1,5458 Mb/s.
-
3 zeigt
die Struktur des DS3-Signalstroms. Ein DS3-Strom besteht aus 4760
Bits in einem M-Rahmen, der aus 7 Teilrahmen besteht, jeweils mit
680 Bits. Die Stopf-Position in jedem Teilrahmen ist ebenfalls in
einer ähnlichen
Weise angeordnet, wie in dem DS2-Strom. Daher gibt es in einem DS3-Strom
7 Stopf-Positionen
in einem M-Rahmen, eine pro DS2.
-
Es
sei bemerkt, das obwohl DS-Ströme
vorstehend ausführlich
beschrieben wurden, im Wesentlichen ähnliche Digital-Signal-Hierarchien
in Europa und anderen Orten verwendet werden, wie z.B. E1, E2 und
E3. Die Anzahl von Bits in einem Rahmen, spezielle Bit-Zuordnungen
usw. können
unterschiedlich sein, doch ist das Konzept der Erfindung in gleicher
Weise auf irgendeines dieser digitalen Signalströme anwendbar.
-
Ein
Breitband-Netzwerk, wie z.B. SONET, wickelt ATM-Verkehr zusätzlich zu
anderen synchronen Verkehr ab. Obwohl ein Netzwerk einen synchronen
Betrieb aufweist, ist der ATM-Verkehr von seiner Art her asynchron,
sodass ein derartiger Datenstrom die Zellen-Phasenschwankungen,
Zellenverzögerungs-Änderungen
und andere Schwankungen erfährt,
während
er sich durch das Netzwerk in Richtung auf einen Ziel-Knoten bewegt.
Selbst wenn ein ATM-Netzwerk einen CBR- (konstanten Bit-Raten-) Strom
zwischen einem Quellen-Knoten und einem Ziel-Knoten transportiert,
kann die Takt-Frequenz an dem Ziel-Knoten nicht direkt auf den des
Quellen-Knotens durch die regelmäßige periodische
Ankunft des CBR-Stromes zurückverfolgt
werden. Es wurden einige Techniken verwendet, um die Differenz zwischen
der Netzwerk-Taktfrequenz und der Dienst-Taktfrequenz (Frequenz
der transportierten Daten) zu übertragen.
Das US-Patent 5260978 vom 9. November 1993 auf den Namen von Fleischer
et al beschreibt eine als SRTS (synchrone Restzeit-Stempel) bezeichnete
Technik zur Rückgewinnung
der Zeitsteuerung in einem Breitband-Netzwerk. Das Patent zeigt,
das lediglich wenige Zusatzdaten-Bits (als P-Bits bezeichnet) erforderlich
sind, um in eindeutiger Weise die Variation der Differenz zwischen
den zwei Taktfrequenzen gegenüber
einem Nennwert auszudrücken.
Die P-Bits werden als SRTS-Bits bezeichnet. Die Auflösung wird
durch den Nennwert der Frequenzdifferenz und die Takttoleranz bestimmt, und
bestimmt daher die erforderliche minimale Anzahl von P-Bits. Unter
normal zu erwartenden Parametern werden diese P-Bits wesentlich
kleiner als die Anzahl von Bits sein, die erforderlich sein würden, um die
Taktfrequenzen auszudrücken,
beispielsweise 3 Bits anstelle von 13 Bits. Eine typische Abtastperiode ist
3008, was einer Periode von 8 ATM-Zellen und einer Nutzinformation
von 47 Oktetten pro Zelle entspricht.
-
Das
in dem oben genannten Patent und der Veröffentlichung beschriebene Verfahren
verwendet Phasenregelschleifen (PLLs) zur Erzeugung eines Analog-Taktsignals, das
aus den SRTS-Werten abgeleitet wird. Das US-Patent 5608731 vom 4.
März 1997
auf den Namen Upp et al beschreibt andererseits eine digitale Regelschleifen-Taktrückgewinnung für SRTS.
In dem Patent werden 4 Bits für
SRTS verwendet, um Taktimpulse eines DS1-Signalstromes zurückzugewinnen.
-
4 zeigt
ein funktionelles Blockschaltbild in der Tx- (Sende-) Richtung eines
typischen DS1/DS2-Multiplexers (der in vielen Fällen als M12-Multiplexer bezeichnet
wird). Wie dies weiter oben erwähnt
wurde, muss in dem Multiplexer vor der Kombination der eine niedrigere
Rate aufweisenden Signalströme
der Dienst-Takt
jedes eine niedrigere Rate aufweisenden Signalstromes bezüglich des Netzwerk-Bezugstaktes
wieder hergestellt werden, und dann muss jedes eine niedrigere Rate
aufweisende Signal hinsichtlich seiner Rate durch geeignetes Stopfen
so eingestellt werden, dass die Signale synchron zueinander sind.
Daher werden in 4 ATM-Zellen von dem Netzwerk
in einem Puffer 30 gepuffert, und ein DS1-Datenstrom wird
einem FIFO 32 zugeführt.
In der Zwischenzeit werden SRTS-Werte von dem ATM-Zellenstrom abgefangen.
Sie werden bei 34 durch Bezugnahme auf dem Netzwerk-Bezugstakt,
beispielsweise 2,430 Mhz, verarbeitet, und ein DS1-Takt wird durch
eine PLL 36 regeneriert. An dem FIFO wird der ankommende
DS1-Signalstrom in Abhängigkeit
von dem regenerierten DS1-Takt geschrieben. Andererseits wird der
DS1-Signalstrom, der in dem FIFO gespeichert ist, ausgelesen und
an eine DS2-Umsetzungs-Einrichtung 38 entsprechend dem
Taktsignal gesandt, das von dem DS2-Takt 40 gewonnen wird.
Jedesmal dann, wenn der FIFO einen bestimmten Schwellenwert seiner
Füllung
erreicht, stopft die DS2-Umsetzungs-Einrichtung DS1-Daten in die
Stopf-Position. Wenn dies erfolgt, so wird die Rate, mit der der
FIFO geleert wird, vergrößert, und
schließlich
sinkt die Füllung
des FIFO unter einen Schwellenwert ab, und die DS2-Umsetzungs-Einrichtung bringt
dann Null-Bits in die Stopf-Position. Nachdem alle DS1-Signalströme durch
geeignetes Stopfen in Ausrichtung miteinander eingestellt wurden,
setzt die DS2-Umsetzungs-Einrichtung vier DS1-Signalströme in einen
DS2-Signalstrom um.
-
5 zeigt
ein funktionelles Blockschaltbild in der Rx- (Empfangs-) Richtung
eines bekannten M12-Multiplexers. Ein DS2-Signalstom 50 wird
an einen Disassembler 52 in DS1-Signalströme zerlegt, wobei
jeder DS1-Signalstrom in richtiger Weise entstopft wird. Jeder DS1-Signalstrom
wird an einen FIFO 54 entsprechend einem von dem DS2-Takt 56 abgeleiteten
Schreibtakt gesandt und in diesem gespeichert. Jeder DS1-Strom wird
aus dem FIDO gemäß einem
regeneriertem Takt für
den jeweiligen DS1-Strom ausgelesen. Der jeweilige Takt wird aus den
Daten-Bits, die aus dem Disassembler herauskommen, und dem Stopf-/nicht-Stopf-Signal über eine
PLL 58 regeneriert. Die Daten werden aus dem FIFO entsprechend
diesem rückgewonnenen
Takt ausgelesen und in einem ATM-Zellen-Puffer 60 gespeichert.
SRTS-Werte werden bei 62 bezüglich des Netzwerk-Bezugstaktes
berechnet und an geeigneten Stellen in die ATM-Zellen eingefügt, während diese
an das ATM-Netzwerk
gesandt werden.
-
Obwohl
vorstehend ein M12-Multiplexer beschrieben wurde, ist es in der
tatsächlichen
Praxis üblicher,
dass DS1-Signalströme
in einen DS3-Signalstrom an der gleichen Stelle multiplexiert werden. Wie
dies in 6 gezeigt ist, wird dies durch
eine Serie von M12- und M23-Multiplexierungen durchgeführt. In
der Figur werden sieben M12, jeweils mit einer geeigneten Stopf-Operation
bei 66, kombiniert, um einen DS3-Signalstrom zu erzeugen. Eine gewisse
Stopf-Feststellung
auf der Grundlage verschiedener Maßnahmen wird hier ausgeführt.
-
Wenn
28 DS1-Signalströme
in einen DS3-Signalstrom multiplexiert oder aus diesem demultiplexiert
werden, ist der Bereich der Differenz der DS1-Taktfrequenzen zwischen
allen DS1-Signalströmen
größer, als
er es sein würde,
wenn lediglich ein DS1-Signalstrom regeneriert wird, wie dies bei
den vorstehend beschriebenen SRTS-Techniken durchgeführt wird,
sodass größere Schwankungen
der SRTS-Werte erzeugt
werden.
-
Die
vorstehend erläuterten
SRTS-Takt-Rückgewinnungs-Techniken
behandeln hauptsächlich
die Regeneration eines digitalen Signals, beispielsweise eines DS1-Signals, das bereits
ziemlich eng begrenzt ist. Diese Techniken haben daher keinen ausreichenden
dynamischen Bereich, um die Multiplexierung und Demultiplexierung
von DS1- und DS3-Signalströmen
zu behandeln.
-
Der
Multiplexer/Demultiplexer der Erfindung verwendet die SRTS-Technik,
ist jedoch in seiner Betriebsweise vollständig digital. Er wickelt weiterhin
digitale Signalströme
weiterer Hierarchien ab, wie zum Beispiel Signale, die DS1 und DS3 überspannen. Weil
die Betriebsweise vollständig
digital ist, kann auch die Technik der Kontext-Umschaltung hierauf angewandt
werden. Bei einer Ausführungsform
werden die Inhalte der verschiedenen Register, die den erfindungsgemäßen Algorithmus
bilden, in einem Speicher für
jeden der 28 DS1-Signalströme
gespeichert. Während
jeder DS1-Signalstrom verarbeitet wird, werden die Werte für die Register
von dem Speicher geladen, die Register werden in geeigneter Weise
aktualisiert, und neue Werte werden in den Speicher zurückgespeichert.
Dadurch, dass der Algorithmus vollständig digital gemacht wird,
werden eine Analog-PLL, die Bauteil-Anschlüsse, die sie benötigt, sowie
irgendwelche externe Komponenten vermieden, die eine PLL für jedes
der 28 DS1-Signalströme
erfordern kann. Weiterhin ermöglicht
die Kontext-Umschaltung, dass ein einziger Satz von Hardware-Registern
zusammen mit einem Speicher 28 Sätze
von DS1-Hardware-Registern
ersetzt, die für die
oben erwähnten
bekannten Techniken erforderlich sein würden. Es ist daher möglich, beträchtlich höhere Integrations-Stufen
zu erzielen.
-
Eine
anhängige
Anmeldung mit der Seriennummer 08/659,395 mit dem Anmeldetag vom
6. Juni 1996 und den Erfindern Coady et al beschreibt im einzelnen
die Erfindung, bezüglich
der Kontext-Umschaltung einer Vielzahl von digitalen Signalströmen.
-
Das
US-Patent 5563891 beschreibt das Multiplexieren einer Vielzahl von
ersten Signalströmen
in einen zweiten, eine höhere
Rate aufweisenden Strom durch Puffern und Stopfen der ersten Signalströme vor der
Kombination mit dem zweiten Strom.
-
Ziele der Erfindung
-
Es
ist daher ein Ziel der Erfindung, ein Verfahren und eine Vorrichtung
zum Multiplexieren/Demultiplexieren von digitalen Signalströmen unterschiedlicher
Hierarchie-Ebenen zu schaffen.
-
Es
ist ein weiteres Ziel der Erfindung, eine Vorrichtung zur Feststellung
des Stopfverhältnisses in
Abhängigkeit
von der Messung der Taktfrequenz zu schaffen. Es ist ein weiteres
Ziel, Vorrichtungen zur Erzeugung von STRS-Werten zu schaffen. Es
ist ein weiteres Ziel der Erfindung, eine Vorrichtung zur Verarbeitung
einer Vielzahl von digitalen Signalströmen zu schaffen, bei der eine
Kontext-Umschaltung auf
Algorithmus-Ausführungen
angewandt wird.
-
Zusammenfassung der Erfindung
-
Ein
Demultiplexer zum Demultiplexieren eines ersten Signalstroms mit
einer ersten Rate in eine Vielzahl von zweiten Signalströmen, die
jeweils eine im Wesentlichen gleiche Rate haben, die niedriger als
die erste Rate ist, gekennzeichnet durch: eine Disassemblier-Schaltung
zum Zerlegen des ersten Signalstromes in die Vielzahl von zweiten
Signalströmen;
eine ankommende STRS-Schaltung zur Erzeugung eines ankommenden SRTS-Wertes
für jeden der
zweiten Signalströme;
einen SRTS-Block zu Erzeugen eines abgehenden SRTS-Wertes für jeden der
zweiten Signalströme
in Abhängigkeit
von einer Differenz zwischen den ankommenden und abgehenden SRTS-Werten;
und eine Einfügungsschaltung
zum Einfügen
des abgehenden SRTS-Wertes in jeden jeweiligen zweiten Signalstrom.
-
Die
ankommende SRTS-Schaltung kann ankommende Delta-Schaltungen zur
Berechnung einer ersten Differenz von aufeinander folgenden ankommenden
SRTS-Werte umfassen; und der SRTS-Block kann abgehende Delta-Schaltungen
zur Berechnung einer zweiten Differenz von aufeinander folgenden
abgehenden SRTS-Werten und eine kumulative Delta-Schaltung zum Registrieren
eines kumulativen Wertes einer dritten Differenz zwischen den ersten
und zweiten Differenzen für
jeden zweiten Signalstrom umfassen.
-
Der
Demultiplexer kann einen Speicher zum Speichern von Instanzierungs-Werten
der ankommenden SRTS-Schaltung und des SRTS-Blockes für jeden
zweiten Signalstrom und einen Prozessor zur Kontext-Umschaltung
von Algorithmus-Ausführungen
der ankommenden SRTS-Schaltung, des SRTS-Blockes und der Einfügungs-Schaltung
für jeden
zweiten Signalsstrom einschließen.
Der SRTS-Block umfasst
vorzugsweise eine Stopf-Zielschaltung zum vergleichen des kumulativen
Wertes der dritten Differenz und eines Ziel-SRTS-Wertes zur Erzeugung
eines abgehenden STRTS-Wertes.
-
Bei
der Erfindung wird ein SRTS-Wert für jeden ersten Signalstrom
erzeugt, ein örtlicher SRTS-Wert
wird auf der Grundlage der zweiten Rate des zweiten Signalstromes
erzeugt, und aus dem empfangenen SRTS-Wert und dem erzeugten örtlichen
SRTS-Wert wird eine Differenzanzeige proportional zur Differenz
zwischen den ersten und zweiten Raten berechnet.
-
Kurze Beschreibung
der Zeichnungen
-
1 ist
ein Diagramm, das eine digitale Hierarchie zeigt, wie sie in Nordamerika
verwendet wird.
-
2 zeigt
die DS2-Rahmen-Konstruktion.
-
3 zeigt
die DS3-Rahmen-Konstruktion.
-
4 ist
eine kurze Funktionsblock-Darstellung eines M12-Multiplexers bekannter
Konstruktion in der Tx-Richtung.
-
5 ist
eine kurze Funktionsblock-Darstellung eines M12-Multiplexers bekannter
Konstruktion in der Rx-Richtung.
-
6 zeigt
einen M13-Multiplexer, der eine Kombination von M12 und M23 ist.
-
7 ist
ein funktionelles Blockschaltbild eines Multiplexers/Demultiplexers,
der eine Kontext-Umschaltung gemäß einer
Ausführungsform
der Erfindung durchführt.
-
8 ist
ein funktionelles Blockschaltbild von M12 in der Tx-Richtung im
Zusammenhang mit einer Ausführungsform
der Erfindung, die einen Mechanismus zur Erzeugung eines Stopfbefehls-Signals
einschließt.
-
9 ist
ein funktionelles Blockschaltbild von M12 in der Rx-Richtung gemäß einer
Ausführungsform
der Erfindung, die einen Mechanismus zur Erzeugung von SRTS-Werten einschließt.
-
10 ist
ein ausführliches
Blockschaltbild des SRTS-Blockes 80 nach 8.
-
11 ist
ein ausführliches
Blockschaltbild des SRTS-Blockes 90 nach 9.
-
Ausführliche
Beschreibung der bevorzugten Ausführungsformen der Erfindung
-
7 ist
ein funktionelles Blockschaltbild eines DS1-DS3-Multiplexers/Demultiplexers
gemäß einer
Ausführungsform
der Erfindung. In dieser Figur werden DS1- oder DS0-Signalströme von einem ATM-Netzwerk oder
irgendeinem anderen Netzwerk empfangen oder an dieses gesandt und
in einem DS3-Signalstorm multiplexiert oder aus diesem demultiplexiert.
Eine Schnittstellenanordnung 70 erzeugt einen Oktett-Strom
von 28 DS1-Signalströmen in
der Tx- (Sende-) Richtung und empfängt diese in der Rx- (Empfangs-)
Richtung. Jeder der 28 DS1-Signalströme wird
von dem M12-Multiplexer verarbeitet, der verschiedene Sätze von
Algorithmen 72 und 74 enthält, beispielsweise einen Rahmenbildungs-Algorithmus, einen
SRTS-Algorithmus, einen Stopf-Algorithmus usw. Die SRTS- und Stopf-Algorithmen werden
weiter unten ausführlich
beschrieben. Diese Algorithmen werden an jedem der 28 DS1-Signalströme durch
eine Kontext-Umschaltung
im Zusammenwirken mit einem Speicher 26 ausgeführt, und damit
ist der Ausgang von M12 durch 7 DS2-Signalströme gebildet. Jeder der 7 DS2-Signalströme wird von
einem Multiplexer M23 verarbeitet, der ebenso wie M12 die erforderlichen
Algorithmen enthält
die durch eine Kontext-Umschaltung ausgeführt werden. 7 DS2-Signalströme werden
dann kombiniert und in einen mit geeigneten Rahmen versehenen DS3-Signalstrom
umgesetzt. In der Rx-Richtung wird ein DS3-Signalstrom durch ähnliche Algorithmen bei M23
und M12 verarbeitet. Bei M12 wird eine Raten-Einstellung durch SRTS-
und Stopf-Algorithmen ausgeführt,
die ebenfalls weiter unten ausführlicher beschrieben
werden.
-
Wie
dies weiter oben beschrieben wurde, führt der Prozess des Multiplexierens
herauf zu einem DS3-Signalstrom und das Demultiplexieren herunter
von einem DS3-Signalstrom eine wesentlich größere Veränderlichkeit in der SRTS-Periode
ein, als sie in einer normalen Periode von 3008 DS1-Bits auftritt,
die von dem Stand der Technik angenommen wurde. Diese Veränderlichkeit
ergibt sich aufgrund einer Anzahl von Faktoren:
- • Phasenschwankungen
(Jitter) auf dem DS3-Signalstrom,
- • das
Rahmenformat von DS3, das Rahmen-Bits hinzufügt, und Stopf-Gelegenheiten auf
der DS2-Ebene,
- • Phasenschwankungen
auf dem DS2-Signalstrom, die zu einer Sättigung des DS2-zu-DS3-Stopf-Mechanismus
führen
können, was
zu verlängerten
Perioden eines durchgehenden Null-Stopfens und eines durchgehenden
Daten-Stopfens führen
kann,
- • das
Rahmenformat von DS2, das Rahmen-Bits und Stopf-Gelegenheiten auf der DS1-Ebene hinzufügt,
- • Phasenschwankungen
auf dem DS1-Signalstrom, die zu einer Sättigung des DS1-zu-DS2-Stopf-Mechanismen
führen
können, was
zu verlängerten
Perioden eines durchgehenden Null-Stopfens und eines durchgehenden
Daten-Stopfens führen
kann.
-
Die
Gesamtwirkung dieser Faktoren besteht darin, das die gesamt abgelaufene
Zeit, in der 3008 DS1-Bits über
den DS3-Signalstrom ankommen oder über den DS3-Signalstrom abgesandt
werden, die Begrenzungen überschreitet,
die durch den 4-Bits-SRTS-Wert festgelegt sind, der bei dem oben beschriebenen
Stand der Technik verwendet wird.
-
8 ist
ein funktionelles Blockschaltbild eines Multiplexers von DS1-Signalströmen auf
einen DS2-Signalstrom, der eine Ausführungsform der Erfindung enthält. In der
Figur wird jeder einer Anzahl (beispielsweise 28) von DS1-Signalströmen an einem
FIFO 80 gepuffert, und sein SRTS-Wert wird durch einen
SRTS-Rückgewinnungs-Puffer 82 zurückgewonnen.
Diese Folge von SRTS-Werten ist eine Anzeige der Rate eines ankommenden
DS1-Signalstroms. Eine DS2-Umsetzungs-Einrichtung 84 liest
einen in dem FIFO gespeicherten DS1-Signalstrom. Nach einer geeigneten Rateneinstellung durch
Stopfen setzt die DS2-Umsetzungs-Einrichtung
vier DS1- Signalströme
in einen abgehenden DS2-Signalstrom
um. Der Stopfvorgang sowie die DS2-Rahmenbildung erfolgt in der
Umsetzungs-Einrichtung 84. Die Entscheidung, die Stopf-Position
mit einem Null-Bit oder einem Daten-Bit zu stopfen, wird in einem
SRTS-Block 90 ausgeführt.
Daher liest ein Zähler
DS1-Bits eines bestimmten DS1-Signalstroms, der auf den DS2-Signalstrom umgesetzt wird.
Der Zähler
führt eine
Division durch 3008 aus und verriegelt die Taktzählung auf einen Netzwerk-Bezugstakt,
beispielsweise 2,430 MHz. Der Inhalt des Signalspeichers ist der örtliche
SRTS-Wert, der eine Anzeige der Rate des speziellen abgehenden DS1-Stroms
ist, der in den DS2-Strom multiplexiert wird, Der SRTS-Block 90 vergleicht
die Folge von rückgewonnenen
SRTS-Werten und die Folge von örtlichen
SRTS-Werten und erzeugt einen Befehl zum Stopfen von Null-Bits oder
zum Stopfen von Daten-Bits an einer Stopf-Position bezüglich jedes
der 28 DS1-Signalströme.
-
Gemäß einer
Ausführungsform
wird wie im Fall des Multiplexierens von DS1-Signalströmen auf einen DS2-Signalstrom
jeder DS2-Signalstrom weiter gestopft, während eine DS3-Umsetzungs-Einrichtung
sieben DS2-Signalströme
in einen DS3-Signalstrom umsetzt. Sieben DS2-Signalströme werden einzeln
gestopft, um alle die DS2-Signalströme auszurichten.
-
9 ist
ein funktionelles Blockschaltbild eines Demultiplexers eines DS2-Signalstroms auf DS1-Signalströme, der
eine Ausführungsform
der Erfindung enthält.
In der Figur wird jeder von sieben DS2-Signalströmen in vier DS1-Signalströme in einem
Disassambler 92 demultiplexiert. Jeder einer Anzahl DS1-Signalströmen wird
in einem FIFO 94 gepuffert. Ein Zähler 96 zählt die
DS1-Bits für
einen bestimmten DS1-Signalstrom, wobei das Vorhandensein oder Fehlen
eines Daten-Bits in jeder Stopfmöglichkeit
berücksichtigt
wird. Der Zähler
teilt durch 3008 und verriegelt an einem Signalspeicher 98 die Taktzählung auf
einen Netzwerk-Bezugstakt,
beispielsweise 2,430 MHz. Der Inhalt des Signalspeichers ist der
ankommende SRTS-Wert, dessen Folge eine Anzeige der Rate eines bestimmten
ankommenden DS1-Signalstromes ist. Der SRTS-Block 100 erzeugt
einen abgehenden SRTS-Wert, dessen Folge eine Anzeige der Rate eines
bestimmten abgehenden DS1-Signalstromes ist. Der SRTS-Block vergleicht
die ankommende SRTS-Folge und die abgehende SRTS-Folge und ändert die
abgehende SRTS-Folge
derart, dass die abgehende Rate für einen bestimmten DS1-Signalstrom
an die ankommende Rate für
diesen DS1-Signalstrom angepasst ist. Die SRTS-Folge ist in jedem
jeweiligen DS1-Strom eingebettet.
-
Die
Funktion des SRTS-Blockes 90 nach 8 besteht
aus zwei Teilen. Der erste Teil wird zum Definieren eines Stopf-Verhältnisses
verwendet, das erforderlich ist, um die ankommende Daten-Rate, wie
sie durch die Folge von ankommenden SRTS-Werten definiert ist, und
die abgehende Daten-Rate auszurichten, wie sie durch die Folge von örtlichen
SRTS-Werten definiert ist. Der zweite Teil erzeugt eine Folge von
Stopf-Werten, die dem vorstehend bestimmten Stopf-Verhältnis entspricht,
wodurch die abgehende Daten-Rate gesteuert und dies zurück zu dem
ersten Abschnitt zurück
geliefert wird.
-
Teil 1 – Daten-Raten-Ausrichtung
-
Der
Sende-DS3-Kanal wird durch eine TX-Takt-Rate angesteuert, und es
ist erforderlich, ein Daten-Bit für jeden TX-Takt zu liefern.
Jedes Daten-Bit kann einem DS3-Rahmen-Bit oder einem der sieben
Kanäle
entsprechen (für
die es ein Daten-Bit oder
ein Stopf-Bit sein kann). Andererseits kann jedes Bit für einen
DS2-Kanal einem Rahmen-Bit oder einem der 28 DS1-Kanäle entsprechen,
wobei es wiederum ein Daten-Bit oder Stopf-Bit sein kann.
-
Der
Prozess der Datenausrichtung wird durch die Anforderung zum Senden
von DS1-Bits ausgelöst.
Wenn ein bestimmter DS1 insgesamt 3008 Bits angefordert hat, so
wird ein neuer örtlicher SRTS-Wert
berechnet und ein neuer ankommender SRTS-Wert wird gelesen. Die
Differenz zwischen aufeinanderfolgenden örtlichen SRTS-Werten wird berechnet
und ist eine Anzeige der Takt-Rate für die abgehenden DS1-Bits.
Die Differenz zwischen ankommenden SRTS-Werten wird berechnet und
ist eine Anzeige der Takt-Rate des ankommenden DS1-Signalstromes. Die
Differenz zwischen diesen Differenzen ist ein Maß dafür, wie weit voneinander entfernt
die ankommenden und abgehenden Takt-Raten sind. Die Schaltung akkumuliert
dann die Differenz der Differenzen und versucht, die abgehende SRTS-Rate
so einzustellen, dass die kumulative Differenz Null ist, wodurch
sichergestellt wird, dass die zwei Frequenzen ausgerichtet sind.
In diesem Prozess ändern
sich die örtlichen
Delta-SRTS-Werte beträchtlich,
während
die abgehenden SRTS-Werte auf einen angenähert konstanten Wert geglättet werden.
-
Teil 2 – Stopf-Verhältnis-Nachführung
-
Für eine vorgegebenen
DS2-Rate, nominell 6,312 Mb/s, kann die abgehende DS1-Daten-Rate durch Ändern des
verwendeten Stopf-Verhältnisses gesteuert
werden. Unter erneuter Bezugnahme auf 4 ist zu
erkennen, dass in einem DS2-Teilrahmen
entweder 287 oder 288 Bits an DS1-Daten übertragen werden können. Dies
bedeutet, dass im Mittelwert über
eine große
Anzahl von Rahmen der Bereich von DS1-Raten, der unterstützt werden
kann, zwischen 287/1176·6,312
= 1,5404 Mb/s und 288/1176·6,312
= 1,5458 Mb/s liegen kann (es gibt 1176 Bits pro DS2-Rahmen).
-
Der
vorstehende erste Teil der Erfindung bestimmt die Daten-Rate des
abgehenden Datenstroms. Diese Daten-Rate wird als ein gewünschtes Stopf-Verhältnis ausgedrückt, das
zwischen 0 und 100% liegt. Unabhängig
davon, welches das Stopf-Verhältnis
ist, erzeugt der zweite Teil der Erfindung eine Folge von Stopf-/nicht-Stopf-Signalen,
die dem gewünschten
Stopf-Verhältnis
entsprechen.
-
Wenn
beispielsweise eine nominelle DS1-Daten-Rate von 1,544 Mb/s erzeugt
werden soll, so entspricht diese einem Stopf-Verhältnis von 66%,
das andererseits 287,665 (= 1,544/6,312·1176) Daten-Bits pro Teilrahmen
entspricht. Die korrekte Folge von Stopf-/nicht-Stopf-Signalen für diese
Daten-Rate ist dann:
110110110...
worin 1 bedeutet, dass
ein Daten-Bit hinzugefügt wird,
und 0 bedeutet das ein Null-Bit
hinzugefügt wird.
-
Um
eine Folge von 0- und 1-Werten zu erzeugen, die im Mittel das gewünschte Stopf-Verhältnis ergeben,
wird das Stopf-Verhältnis
als das Verhältnis
zwischen einem N-Bit-Zielwert und einem N-Bit-Nenner dargestellt,
das heißt
Zielwert/2N. Mit dieser Darstellung kann
das Stopf-Verhältnis
von 0 bis (2N – 1)/(2N)
reichen. Wenn der Zielwert 2N mal summiert
wird, so ist der Gesamtwert (2N)* Zielwert. Wenn
die Summe Modulo 2N berechnet wird und eine 1
immer dann ausgewählt
wird, wenn die Summe 2N oder größer ist,
und eine 0 immer dann, wenn die Summe kleiner 2N ist,
so wird nach 2N Abtastproben eine 1 exakt
Ziel-mal erzeugt und eine = {(2N) – Ziel-} mal.
Der Mittelwert ist dann exakt das, was erforderlich ist, nämlich Ziel/(2N), und die Folge von 1- und 0-Werten ist
so gleichmäßig wie
möglich
verteilt, wodurch der Fehler des mittleren Stopf-Verhältnisses gegenüber dem
gewünschten
Stopf-Verhältnis zu
einem Minimum gemacht wird.
-
Die
Verwendung eines Bruchteils zur Darstellung des gewünschten
Stopf-Verhältnisses
führt von
Natur aus einen Fehler zwischen der tatsächlichen Taktrate und derjenigen,
die durch die gewünschte
Rate angezeigt ist. Dies kann dadurch zu einem Minimum gemacht werden,
das N ausreichend groß gemacht
wird, doch ist der Prozess selbstkorrigierend. Für einen vorgegebenen Zielwert
können sich
die abgehenden und ankommenden Takt-Raten unterscheiden, was zu
einer Drift in dem jeweiligen SRTS-Differenzen führt. Wenn diese Differenz ausreichend
ist, wird der Zielwert um Eins verändert, wodurch bewirkt wird,
das sich die abgehende Takt-Rate ändert, sodass
die Differenzen in die entgegengesetzte Richtung driften. Dies setzt
sich unbeschränkt fort,
wobei der Mittelwert der zwei Zielwerte die wahre ankommende Takt-Rate
wiedergibt.
-
Die
Funktion des SRTS-Blockes 100 nach 9 besteht
ebenfalls aus zwei Teilen. Diese Funktionen sind nahezu identisch
zu denen, wie sie für den
Multiplexer verwendet werden. Wie beim Multiplexer wird die erste
Funktion zur Definition eines Ziel-Delta-SRTS-Wertes verwendet,
der zur Ausrichtung der ankommenden Daten-Rate, wie sie durch die
Folge von ankommenden SRTS-Werten
definiert ist, und der abgehenden Daten-Rate erforderlich ist, wie
sie durch die Folge von abgehenden SRTS-Werten definiert ist. Der
zweite Teil erzeugt eine Folge von SRTS-Werten, deren Differenz
dem vorstehend bestimmten Ziel-Delta-SRTS-Wert entspricht, der die abgehende
Daten-Rate steuert und dieses an den ersten Abschnitt zurückspeist.
-
Unter
Bezugnahme auf die 10 und 11 werden
der SRTS-Logik-Block 90 nach 8 für Tx-Richtung
und der SRTS-Logik-Block 100 nach 9 für die Rx-Richtung
nachfolgend ausführlicher in
Verbindung mit einer Ausführungsform
der Erfindung beschrieben.
-
Gemäß spezieller
Bezugnahme auf 10 ist ein ankommender SRTS-Wert
von dem Netzwerk 4 Bit breit und wird in eine Breite von 5 Bit bei 110 umgewandelt.
Ein DS1-Strom (DS1-Bit) wird durch 3008 geteilt, was dann bewirkt,
dass der 5-Bit- Zähler des Netzwerks-Bezugstaktes
an einem Signal-Speicher 112 verriegelt wird. Der Inhalt
des Signal-Speichers ist der örtliche
oder lokale SRTS-Wert. Delta-local SRTS ist die Differenz zwischen
aufeinanderfolgenden SRTS-Werten, und wird bei delta_srts 114 berechnet.
Hierbei ist der ankommende Delta-SRTS-Wert eine Differenz zwischen
aufeinanderfolgenden ankommenden SRTS-Werten, und er wird bei delta_srts 116 berechnet.
Eine Differenz zwischen den zwei Delta-Werten, Delta-Local-SRTS
und dem ankommenden Delta-SRTS, wird bei 118 akkumuliert
und erzeugt kumulative Delta-SRTS-Werte, cd_srts_R. Der kumulative
Delta-SRTS-Wert
wird dann bei 120 gefiltert, um zur Beseitigung von Phasenschwankungen
aufgrund der Rahmenbildungsformate, von DS2- und DS3-Phasenschwankungen zusätzlich zur
Quellen-Phasenschwankung und der SRTS-Veränderlichkeit beizutragen. Unter
Verwendung des gefilterten kumulativen Delta-SRTS-Wertes, fcd_srts_R,
als eine Fehlerfunktion wird dies dem proportional-integrierenden
Regelsystem zugeführt, das
bei 122 und 124 implementiert ist. Das Ergebnis ist
ein Stopf-Zielwert, der so gesteuert wird, das der gefilterte kumulative
Delta-SRTS-Wert gegen Null geht. Bei einem derart erzeugten Stopf-Zielwert
erzeugt der Stopf-Folgen-Generator 126 eine
Folge von Stopf-Null- und Stopf-Datenwerten, die ausgemittelt das
Verhältnis
ergibt, das durch das Stopf-Ziel angegeben ist.
-
Gemäß 11 wird
ein DS1-Strom (DS1-Bit) 140 von dem Demultiplexer durch
3008 geteilt, was dann bewirkt, dass der 5-Bit-Zähler 142 des Netzwerk-Bezugtaktes an einem
Signalspeicher 144 verriegelt wird. Der Inhalt des Signalspeichers
stellt den ankommenden SRTS-Wert dar. Eine Differenz zwischen aufeinander
folgenden ankommenden SRTS-Werten wird bei delta_srts 146 berechnet. Gleichzeitig
wird eine Differenz der aufeinanderfolgenden abgehenden SRTS-Werte
bei delta_srts 148 berechnet und in einem 5-Bit-Wert umgewandelt. Eine
weitere Differenz dieser zwei Delta-Werte wird berechnet und bei
cd_srts_R 150 akkumuliert. Dies ist der kumulative Delta-SRTS-Wert.
Dieser Wert wird dann bei 152 gefiltert, um Phasenschwankungen
aufgrund der Rahmenbildungsformate, DS2- und DS3-Phasenschwankungen
zusätzlich
zu Quellen-Phasenschwankungen und der abgehenden SRTS-Veränderlichkeit
zu beseitigen. Unter Verwendung des gefilterten kumulativen Delta-SRTS-Wertes,
fcd srts_R, als eine Fehlerfunktion wird dies an das Proportional-/Integral-Steuersystem
angelegt, das bei 154 und 156 implementiert ist.
Das Ergebnis ist ein Delta-SRTS-Zielwert, der so gesteuert ist, dass
der gefilterte kumulative Delta-SRTS-Wert gegen Null geht. Mit einem
auf diese Weise erzeugten SRTS-Wert erzeugt der SRTS-Folgen-Generator 158 eine
Folge von SRTS-Werten derart, dass die Differenz zwischen aufeinanderfolgenden
Werten auf den Wert ausgemittelt wird, der durch den Zielwert angegeben
ist.
-
Gemäß einer
weiteren Ausführungsform werden
unter Bezugnahme auf die 10 und 11 die
Inhalte der verschiedenen Register, die den Algorithmus bilden,
in einem Speicher jeden der 28 DS1-Ströme gespeichert. Während jeder DS1-Strom
verarbeitet wird, werden die Werte für die Register aus dem Speicher
geladen, die Register werde in geeigneter Weise aktualisiert, und
die neuen Werte werden in den Speicher zurückgespeichert. Weiterhin ermöglicht die
Kontext-Umschaltung, dass ein einzelner Satz von Hardware-Registern
zusammen mit einem Speicher 28 Sätze
von DS1-Hardware-Registern ersetzen kann, die bei dem vorstehend
beschriebenen Techniken nach dem Stand der Technik erforderlich
sein würden.
Es ist daher möglich,
wesentlich höhere
Integrationsgrade zu erzielen.