DE2510281A1

DE2510281A1 - Demultiplexer fuer eine digitale zeitmultiplex-uebertragungsanlage

Info

Publication number: DE2510281A1
Application number: DE19752510281
Authority: DE
Inventors: Richard Thomas Bobilin
Original assignee: Western Electric Co Inc
Current assignee: AT&T Corp
Priority date: 1974-03-11
Filing date: 1975-03-08
Publication date: 1975-09-18
Also published as: JPS50122815A; AU498292B2; BE826503A; FR2264442A1; CA1035875A; SE398427B; JPS5727631B2; NL7502824A; GB1488939A; DE2510281C2; US3909541A; IT1030308B; NL180268B; FR2264442B1; NL180268C; SE7502291L

Description

BLUMBACH · VVESEk · BERGEN · KRAMER

PATENTANWÄLTE IN MÖNCHEN UND WIESBADEN

Postadresse München: Patentconsult 8 München 60 Radectcestraße 43 Telefon (089) 883603/883604 Telex 05-212313 Postadresse Wiesbaden: Patentconsult 62 Wiesbaden Sonnenberger Straße 43 Telefon (06121) 562943/561993 Telex 04-186237

WESTERN ELECTRIC COMPANY Bobilin, R. T.

Incorporated

NEWYORK(N₁Y.) 10007 USA

Demultiplexer für eine digitale Zeitmultiplex-Übertragungsanlage

Die Erfindung betrifft einen Demultiplexer für eine digitale Zeitmultiplex-Übertragungsanlage, bei der der übertragene Bitstrom eine Vielzahl von Kanälen mit Rahmenformat aufweist und unter Erzeugung von M Ausgängen demultiplext wird, wobei jeder Ausgang einem der Kanäle entspricht.

Ein übliches Verfahren bei der Synchronisation zwischen Sender und Empfänger besteht darin, Informationen in vorbestimmten Gruppen oder Rahmen zu übertragen, die durch eingeschobene Rahmenbits getrennt sind, welche ein vorbestimmtes Rahmenmuster bilden. Empfangsseitig wird der feste Abstand zwischen den Ralimenbits zur Feststellung und Aufrechterhaltung der Rahmensynchronisation benutzt. Bisher ist dieses Verfahren direkt bei dem übertragenen Bit strom ohne zu große Schwierigkeiten angewendet worden.

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Für eine Übertragung sehr großer Geschwindigkeit, beispielsweise bei gewissen Zeitmultiplex-Naehrichtenanlagen, müssen schnelle logische Schaltungen an ihrer oberen Geschwindigkeitsgrenze betrieben werden, um die Rahmenbildung zum Demultiplexen aufrechtzuerhalten. Solche schnellen logischen Schaltungen sind nicht nur aufwändig, sondern bedingen, daß wesentliche Einschränkungen bei der Auslegung der Schaltung beachtet werden. Diese Einschränkungen sind notwendig, um störende Einwirkungen klein zu halten und die bei schnellen Schaltvorgängen erzeugte Wärme ableiten zu können. Die Einschränkungen verringern jedoch die Anpassungsfähigkeit der Schaltungsauslegung und erhöhen den Aufwand weiter. Ein weiterer Versuch zur Rahmenbildung bei einem Bitstrom hoher Geschwindigkeit hat darin bestanden, den Bitstrom bedingt in eine Vielzahl von Bit strömen kleiner Geschwindigkeit aufzuteilen. Die Bitströme kleiner Geschwindigkeit werden dann zur Auffindung der Rahmenbits geprüft, während eine Rückkopplung zur Aufteilschaltung das Auslassen von Bits im Bitstrom hoher Geschwindigkeit ermöglicht, um das gewünschte Rahmenmuster in den Bitströmen kleiner Geschwindigkeit zu erhalten. Der Nachteil dabei besteht darin, daß die Schaltungen, die zum Auslassen von Bits benutzt werden, weiterhin

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den Bit st rom hoher Geschwindigkeit verarbeiten müssen.

Die Erfindung hat sich die Aufgabe gestellt, die erläuterten Nachteile zu beseitigen. Zur Lösung der Aufgabe geht die Erfindung aus von einem Demultiplexer der eingangs genannten Art und ist dadurch gekennzeichnet, daß eine Einrichtung zur aufeinander folgenden nicht synchronen Verteilung der Bits des ankommenden Bitstroms auf N Digitalleitungen vorgesehein ist, ferner eine Aufteileinrichtung, die unter Ansprechen auf den ankommenden Bitstrom P phasenbezogene Ausgangssignale erzeugt und eine Schalteinrichtung mit M Ausgängen, die die P phasenbezogenen Ausgangssignale und die N Bit ströme niedriger Geschwindigkeit zugeführt werden und die unter Ansprechen auf die P phasenbezogenen AusgangRsignale die Bits der N Digitalleitungen neu verteilt, derart, daß jedem der M Ausgänge jev.eils ein Bitstrom zugeführt wird, und eine Detektoreinrichtung zur Identifizierung irgendeines von N möglichen Rahmenmustern in den neu verteilten Bitströmen, daß die Detektoreinrichtung ein Signal an die Aufteileinrichtung liefert, um deren P phasenbezogene Ausgangssignale mit Bezug auf die Bitströme der N Digitalleitungen zu verschieben, daß die

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Schalteinrichtung die neuverteilten Bitströme in Abhängigkeit von der Verschiebung der P phasenbezogenen Ausgangssignale ändert, bis eines von N Rahmenmustern in den neuverteilten Bitströmen " erscheint, daß die Detektoreinrichtung das erscheinende Rahmenmuster identifiziert und der Schalteinrichtung anzeigt, die unter Ansprechen darauf für jeden der M Ausgänge ein Digitalsignal liefert, das einem der Vielzahl von Kanälen entspricht.

In Verbindung mit der Erfindung wird ein Bitstrom hoher Geschwindigkeit, der eine Gruppe von M Zeitmultiplexkanälen niedriger Geschwindigkeit sowie Rahmenbits aufweist, unbedingt in N Bit ströme kleiner Geschwindigkeit aufgeteilt. Ein Taktgeber leitet ein Ausgangssignal der Frequenz R/N aus dem Bitstrom hoher Geschwindigkeit mit R Bits je Sekunde ab. Das Ausgangs signal dieses Taktgebers wird zur Aufteilung des Bitstroms hoher Geschwindigkeit verwendet sowie von einem zweiten Teiler benutzt. Der zweite Teiler liefert P phasenbezogene Ausgangssignale. Die N Bitströme und die P phasen-

bezogenen Ausgangssignale werden einer Schalteinrichtung zugeführt. Zur Erzielung der Rahmen synchroni sation werden die vielphasigen Ausgangssignale des zeiten Teilers verschoben, bis ein Rahmen -

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GQPt

detektor das Auftreten eines von N möglichen Rahmenmustern feststellt. Die Schalteinrichtung stellt dann die richtigen Verbindungen zwischen den N Bitströmen und M Ausgangsleitungen her, derart, daß jeder Ausgangsleitung nur die in einem der Multiplexkanäle niedriger Geschwindigkeit des Bitstroms hoher Geschwindigkeit enthaltene Digitalinformation liefert.

Bei der Anordnung nach der Erfindung wird ein aus einer Vielzahl von Zeitmultiplex-Kanälen und Rahmenbits bestehender Bitstrom hoher Geschwindigkeit unbedingt in einen ersten und einen zweiten Bit strom aufgeteilt. Die beiden Bit ströme werden dann einer Trenneinrichtung zugeführt, die jeden der angelegten Bitströme bedingt in vier Bitströme kleinerer Geschwindigkeit aufteilt. Von den durch die Trenneinrichtung erzeugten acht Bitströmen werden sechs an eine Schalteinrichtung mit sechs Ausgängen übertragen, von denen jeder einem der Zeitmultiplex-Kanäle entspricht. Die beiden anderen Bit ströme gehen zu einem Rahmendetektor, der den Aufteil vor gang der Trenneinrichtung verschiebt, bis der Rahmendetektor ein gegebenes Rahmenmuster feststellt. Die Art des Rahmenmusters gibt die Betriebsweise der ersten Aufteilung des Bitstroms hoher Geschwindigkeit

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an, d.h. bei einer Betriebsweise erscheinen die ungerade numerierten Bits im ersten Bitstrom, während bei der anderen Betriebsweise diese Bits im zweiten Bitstrom, auftreten. Der Rahmendetelctor zeigt der Schalteinrichtung die Betriebsweise an, die daraufhin die richtigen Verbindungen zwischen ihren Eingängen und Ausgängen herstellt, derart, daß jeder Ausgang nurdiejenigen Informationsbits liefert, welche einem der Multiplex-Kanäle entsprechen.

Nachfolgend wird die Erfindung anhand der Zeichnungen beschrieben. Es zeigen:

Fig. 1 ein verallgemeinertes Blockschaltbild eines Demultiplexers nach der Erfindung;

Fig. 2 ein genaueres Blockschaltbild einer speziellen Demultiplex-Einrichtung nach der Erfindung;

Fig. 3 Kurvenformen zur Erläuterung der Bet rieb svreise des Ausführungsbeispiels nach Fig. 2.

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Gemäß Fig. 1 ist ein Bitstrom hoher Geschwindigkeit mit Rahmenformat an einen Teiler 111 angelegt, wobei jeder Rahmen eine vorbestimmte Anzahl von Informationsbits von jedem von M Multiplex-Kanälen niedriger Geschwindigkeit enthält. Der Teiler 111 teilt den Eingangsbitstrom unbedingt in N parallele Bitströme. Die Dauer einer Zeitlage, die für alle N Bit ströme gemeinsam ist, beträgt N mal der Dauer der Zeitlage im Eingangsbit strom hoher Geschwindigkeit. Dieser liegt außerdem an dem Taktgeber 112, der Impulse mit einer Frequenz von R/N Hz erzeugt, wobei R die Bit-Frequenz des Eingangsbit ströme s ist. Der Taktgeber 112 liefert ein zweites Eingangssignal an den Teiler 111, der unter dem Einfluß dieses Takt signals die Bits nacheinander auf N Digitalleitungen verteilt. Jeder dieser N Digitalleitungen hat eine Bitfrequenz von R/N.

Die N Digitalleitungen führen zu einer Kanal-Trenn- und Rekombiniereinrichtung 113. Diese erhält ein weiteres Eingangssignal in Form der P phasenbezogenen Signale vom Teiler 114, der die phasenbezogenen Signale aus dem Ausgangssignal des Taktgebers 112 ableitet. Die Kanal-Trenn- und Rekombinier einrichtung 113 trennt in Abhängigkeit von den vielphasigen Signalen aus dem Teiler 114 die N Digital -

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leitungen auf und rekombiniert sie dann wieder, um Digitalinformationen an Ausgängen O bis O zu liefern, die den Kanälen 1 bis M entsprechen, welche ursprünglich im Eingangsdaten strom der Fig. 1 enthalten waren. Da der Teiler 111 den ankommenden Eingangsdatenstrom auf nicht synchrone Weise aufteilt, enthält jede der N Digitalleitungen wahrscheinlich eine Kombination der Bits aus M Kanälen. Daher ist es nicht wahrscheinlich, daß die ursprünglichen Q Ausgangssignale, die die Trenn- und Rekombiniereinrichtung 113 an den Rahmendetektor 115 anlegt, ein erkennbares Rahmenmuster enthalten. Der Rahmendetektor 115 erzeugt daher ein Suchkommandosignal, das zum Teiler 114 zurückgegeben wird. Dieser schiebt daraufhin sein vielphasiges Ausgangs signal gemeinsam weiter. Für eine jede Verschiebung läßt der Zeitbezug der vielphasigen Ausgangs signale ein Bit für die N Digitalleitungeii aus. Dieser Schiebevorgang läuft weiter, bis der Rahmendetektor 115 unter den Q Eingangsleitungen ein Rahmenmuster feststellt. Da der Teiler eine nicht synchrone oder unbedingte Teilung vornimmt, bestehen N Möglichkeiten für das Auftreten des Rahmenmusters. Der Rahmendetektor 115 erkennt das tatsächlich auftretende, spezielle Rahmenmuster, das von der Betriebsweise des Teilers 111 abhängt. Entsprechend der festgestellten Betriebsweise gibt der Rahmendetektor

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115 ein Betriebsweisen-Signal an die Kanaltrenn- und Rekombiniereinrichtung 113. Das Betriebsweisen-Signal ist ein Digital wort, das die Betriebsweise des Teilers 111 definiert. Mit diesem Digitalwort stehen der Kanaltrenn- und Rekombiniereinrichtung 113 ausreichende Informationen zur Verfügung, um die richtige Weiterleitung der digitalen Informationen auf den M Digitalleitungen festzulegen, derart, daß M digitale Ausgangssignale erzeugt werden, von denen jedes nur Informationen liefert, die einem der M Kanäle des Eingangsbitstroms entsprechen. Da die Reihenfolge der M Kanäle durch das Rahmenformat vorbestimmt ist, liefert der Ausgang O die Information des Kanals 1. Entsprechendes gilt für jeden Ausgang bis zum Ausgang O , der dir Information für den Kanal M abgibt.

Wie oben angegeben, bedeutet M in Fig. 1 die Anzahl der digitalen Kanäle niedriger Geschwindigkeit, die im Eingangsbitstrom vorhanden sind. N, nämlich die Anzahl der vom Teiler 111 erzeugten digitalen Ausgangs signale, kann jeden Wert größer als eins annehmen. Aus praktischen Gründen scheint es jedoch keinerlei Vorteile mit sich zu bringen, wenn N den Wert M übersteigt.

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Die Werte für P und Q hängen beide von N und dem speziellen Rahmenformat ab, das bei dem Eingangsbitstrom in Fig. 1 benutzt wird. Man beachte, daß der Rahmendetektor 115 so angeschaltet ist, daß er das Rahmenmuster ausschließlich auf den N Leitungen feststellt, die an die Kanaltrenn- und Rekombiniereinrichtung 113 angeschaltet sind. Die Art des Auftretens des Rahmenmusters hängt von der Betriebsweise des Teilers 111 ab. Der Rahmendetektor 115 muß daher gleichzeitig nach allen Möglichkeiten für das Auftreten eines Rahmenmusters Ausschau halten, um festzustellen, welches Rahmenmuster tatsächlich auftritt. Zur Erfassung aller dieser Möglichkeiten sind demgemäß Q parallele Leitungen erforderlich.

Die spezielle Betriebsweise der Schaltung nach Fig. 1 hängt vom Rahmenformat ab. Für einen Rahmen mit zwei Bit strömen niedriger Geschwindigkeit und einem einzigen Rahmenbit alle A, wobei A gerade ist, Informationsbits läßt sich beispielsweise das Rahmenmuster wie folgt ausdrücken:

... / / AInfo/F./AInfo/F./AInfo/F./ /... mit R Bits je Sekunde, wobei die A Informationsbits dem Muster

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folgen:

/12 3 4...(A-I) A/

Wobei die Ziffern die aufeinanderfolgenden Informationsbits in entsprechenden Zeitlagen darstellen und

1, 3... (A-I) die Bits des Kanals 1 und

2, 4... A die Bits des Kanals 2 sind.

Die Rahmenbits F. bilden in diesem Fall ein vorbestimmtes

Muster, das von der Schaltung gemäß Fig. 1 identifiziert wird. Das Muster der Rahmenbits kann beispielsweise nur eins-Werte, nur null-Werte, abwechselnd eins- und null-Werte oder irgendein anderes bekanntes Muster darstellen. Wenn N gleich M, also zwei, gewählt ist, teilt der Teiler 114 das Ausgangssignal des Taktgebers 112 durch N/2 + 1, um die Phasen & und ^ zu.erzeugen. Die Werte für P und Q sind bei diesemFormat beide zwei. Der Teiler 114 erzeugt Impulse mit der Phase ό, für jeden Ausgangsimpuls des Taktgebers 112 mit Ausnahme jedes A/2-Impulses. Zu diesen Zeitpunkten erzeugt der Teiler 114 stattdessen einen Impuls mit der Phase <j> . Der Teiler 114 und der Rahmendetektor 115 arbeiten auf die oben beschriebene Weise, um das Rahmenmuster

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zur Erzielung der Synchronisation festzustellen. Wenn der Teiler 111 in der Betriebsweise 1 ist, dann lautet das Ausgangssignal -wie folgt:

Erste Digitalleitung 1 3 5... (A-a) F. 2... (A-2 A 1 Zweite Digitalleitung 2 4 6... Al 3... (A-I) F.2.

Wenn der Teiler 111 in der Betriebsweise 2 ist, lauten die Ausgangssignale wie folgt:

Erste Digitalleitung 2 4 6... A 1 3... (A-I) F. 2 Zweite Digitalleitung 1 3 5... (A-I) F.2... A 1 3

In diesem Fall sind Q Leitungen an den Rahmendetektor 115 angeschaltet, so daß jedes der beiden Rahmenmuster festgestellt und das entsprechende Betriebsweisen-Signal an die Kanaltrenn- und Rekombiniereinrichtung 113 gegeben wird. Der Rahmendetektor 115 enthält Zähl schaltungen, die nach einer vorbestimmten Anzahl von Rahmenmustern einen synchronen Rahmenzustand feststellen. Umgekehrt stellt der Rahmendetektor 115 auf entsprechende Weise einen Verlust der Rahmen synchroni sation nach einer vorgegebenen Anzahl von Fehlern im Rahmen muster fest. Da ein Rahmenmuster

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mit einer von zwei möglichen Formen auftritt, enthält der Detektor 115 Zählschaltungen, die für jede der möglichen Formen unabhängig arbeiten. Diese Betriebsweise des Detektors 115 läßt sich ihrer Natur nach als statistisch kennzeichnen. Man beachte, daß aufgrund der Beziehung zwischen dem Rahmenformat und der Betriebsweise des Teilers 111 in dessen Ausgangssignal ein symmetrisches Muster erzeugt wird. Wegen dieser Symmetrie ist ein Betriebsweisen-Signal nicht erforderlich, wenn eine längere Zeit zur Erzielung der Rahmensynchronisation zugelassen ist. Die beschriebene Arbeitsweise des Rahmendetektors wird als üblich angesehen und es kann irgendeiner von einer Anzahl bekannter Rahmen-Algorithmen mit Vorteil benutzt werden.

Wenn als digitales Eingangssignal für Fig. 1 ein anderes Format benutzt wird, das B (wobei B gerade ist) Informationsbits je Rahmen, gefolgt von zwei Rahmenbits, d.h. F und F , aufweist,

1 O

so läßt sich dieses Format wie folgt angeben:

mit R Bits je Sekunde, wobei die B Informationsbits dem Muster

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folgen:

/12 3 4... (B-I) B/

Dabei geben die Ziffern die aufeinanderfolgenden Bits in den entsprechenden Zeitlagen und

1, 3... (B-I) die Bits des Kanals 1 und

2, 4... B die Bits des Kanals 2 . an.

M ist wiederum gleich N, nämlich zwei. Für dieses neue Format treten die Hauptänderungen in der Schaltung nach Fig. 1 innerhalb der Kanaltrenn- und Rekombinier einrichtung 113 auf. In der Betriebsweise 1 lautet das Ausgangssignal des Teilers 111 für die erste Digitalleitung F₁I 3...(B-I) F₁ 1 3... (B-I)F

und die zweite Digitalleitung F 2 4... B F_ 2 4... B F

Δ 2t - £

In dieser Betriebsweise werden die Informationsbits der beiden Digitalleitungen geradewegs durch die Kanaltrenn- und Rekombinier einrichtung 113 zu den beiden Ausgängen geführt. In der Betriebsweise 2 lautet das Ausgangssignal des Teilers 111

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die erste Digitalleitung B F₀ 2 4 6. ..(B-2) B.F 2 4 und die zweite Digitalieitung F 13 5 7...(B-I) F 1 3 5.

Die beiden Ausgangssignale der Kanaltrenn- und Rekombiniereinrichtung 113 werden jetzt für die zweite Betriebsweise mit Bezug auf die beiden digitalen Eingangsleitungen umgekehrt. Für dieses Beispiel und das vorhergehende sei daraufhingewiesen, daß entsprechende logische Schaltungen in der Kanaltrenn- und Rekombiniereinrichtung 113 vorhanden sind, um zu verhindern, daß die Rahmenbits an den Kanalausgängen erscheinen.

Fig. 2 zeigt das spezielle Ausführungsbeispiel der Erfindung, bei dem der Teilerfaktor N den Wert zwei hat und die Anzahl M der Multiplex-Kanäle sechs ist. Man erkennt, daß das Schaltbild nach Fig. 2 im allgemeinen dem nach Fig. 1 entspricht. Öleiche Bauteile in den Fig. 1 und 2, die die gleiche oder analoge Funktion ausführen, sind mit Bezugszeichen versehen, deren beide letzten Ziffern gleich sind. Im einzelnen sind diese Bauteile in Fig. 2 der Teiler 211, der Taktgeber 212, der Teiler 214 und der

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Rahmendetektor 215. Außerdem sei darauf hingewiesen, daß die Trenneinrichtung 210, die logische Gatterschaltung 216 und die Schalteinrichtung 217 zur Durchführung der gleichen Funktion wie bei der Kanaltrenn- und Rekombiniereinrichtung 113 in Fig. 1 zusamncnarbeiten.

Der Teiler 211 teilt den ankommenden Bit strom in zwei Bitströme, die am Ausgang der Flip-Flops 219 uns 221 erscheinen. Diese Flip-Flops werden durch das Ausgangssignal des Taktgebers 212 gdtippt, derart, daß sie eine Abtast- und Haltefunktion ausführen. Die Einfügung einer Verzögerungsschaltung 222 zwischen den Kippeingang des Flip-Flops 221 und den Ausgang des Taktgebers 212 schafft die Möglichkeit, daß jeder vom Taktgeber gelieferte Impuls die Flip-Flops 219 und 221 zu unterschiedlichen Zeitpunkten umschaltet. Das durch die Verzögerungsschaltung 212 eingeführte Verzögerungsintervall entspricht einer Zeitlage im Eingangsbit strom. Wenn daher das Flip-Flop 219 ein Bit im ankommenden Bit strom abtastet, tastet das Flip-Flop 221 das nächstfolgende Bit ab. Der Taktgeber 212 muß daher nur mit der halben Bitfrequenz des Eingangsbit Stroms zur Abtastung jedes

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Bits in diesen Bitstrom betrieben werden. Da die Flip-Flops 219 und 221 außerdem eine Haltefunktion erfüllen, weist die ihren Ausgängen gemeinsame Zeitlage eine Dauer auf, die doppelt so lang wie die Zeitlage im Eingangsbit strom ist. Die Verzögerungsschaltung 220, die die gleichen Eigenschaften wie die Verzögerungsschaltung 222 besitzt, stellt sicher, daß die Ausgangssignale der Flip-Flops 219 und 221 chronologisch ausgerichtet werden.

Die Trenneinrichtung 210 erhält die beiden Ausgangs signale des Teileers 211. Die Trenneinrichtung 210 ist intern so geschaltet, daß das Ausgangssignal des Flip-Flops 219 zu den Flip-Flops 223, 224, 226 und 227 geht, während das Ausgangssignal des Flip-Flops 221 an die Flip-Flops 228, 229, 231 und 232 angelegt ist. Die Trenneinrichtung 210 erhält außerdem vom Teiler 214 die vielphasigen Ausgangssignale φ bis $ . Diese werden vom Taktgeber 212 abgeleitet und schalten die entsprechenden Flip-Flops in der Trenneinrichtung 210 um. Die Trenneinrichtung 210 teilt entsprechend den vielphasigen Signalen die beiden ankommenden Bitströme vom Teiler 211 in acht Bitströme. Zu Anfang liefert der Teiler 214 sein vielphasiges Ausgangssignal an die Flip-Flops in der Trenneinrichtung 210 derart,' daß die

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beiden ankommenden Bitströme nacheinander auf nichtsynchrone Weise auf die acht Ausgänge verteilt v/erden, die mit den Leitungen

verbunden sind. Die ersten fünf Ausgänge sind direkt mit der Schalteinrichtung 217 verbunden, während 1_, über die logische

bl

Gatterschaltung 216 läuft. Die Innenschaltung der logischen Gatterschaltung 216 soll später beschrieben verden. Die Ausgänge SP und SP liegen an Exclusiv-ODER-Gattern 232 und 234, die

1 Ci

mit den Eingängen des Rahmendetektors 215 verbunden sind. Der Rahmendetektor 215 stellt das Auftreten eines vorbestimmten Rahmenmusters an seinen beiden Eingängen fest. Wenn keines seiner beiden Eingangssignale das vorbestimmte Rahmenmuster erzeugt, liefert der Rahmendetektor 215 ein Suchsignal, das an den Teiler 214 angelegt ist. Dieser schiebt daraufhin sein vielphasiges Ausgangs signal gemeinsam weiter. Dieser Vorgang wiederholt sich kontinuierlich, bis ein Rahmenmuster an einem der beiden Eingänge des Rahmendetektors 215 auftritt. Wenn das Rahmenmuster festgestellt ist, beginnen die entsprechenden Flip-Flops in der Trenneinrichtung 210, die ankommenden Bits synchron

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auf deren acht Ausgangsleitungen zu verteilen. Gleichzeitig liefert der Rahmendetektor 215 ein Betriebsweisen-Signal an die logische Gatterschaltung 216 und die Schalteinrichtung 217,

- die eine sechs-polige Schaltanordnung mit zwei Schaltstellungen -----

aufweist. Unter Ansprechen auf das BetriebsAWäisen-Signal überführt die Schalteinrichtung 217 gleichzeitig alle ihre Schalter in eine gemeinsame Lage, die die entsprechende Verbindung zwischen den sechs Eingängen und den sechs Ausgängen herstellt. Die Schaltung gemäß Fig. 2 arbeitet jetzt als synchroner Demultiplexer für den übertragenen Bit strom.

Die logische Gatterschaltung 216 ist an den Ausgang der Flip-Flops 231 und 232 angeschaltet und liefert zwei Ausgangssignale, und zwar ein Signal über die Leitung I_ßir, zur Schalteinrichtung 217 und das andere Signal zum Exclusiv-ODER-Gatter 232 über die Leitung SP_Q.

Das Signal auf der Ausgangsleitung I„, der Schaltung 216 wird von

olL-

einem ihrer beiden oben erwähnten Eingangssignale gewannen. Das Ausgangs signal des Flip-Flops 231 über die Leitung I zur Schalteinrichtung 217 läuft über einen Signal weg, der die NOR-Gatter 237 und 238 enthält. Ausgangssignale zur Weiterleitung an die Schaltein-

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richtung 217 können außerdem vom Flip-Flop 232 über die NOR-Gatter 239 und 238 ausgehen. Das Betriebsweisen-Signal vom Rahmendetektor 215 und die § -Impulse vom Teiler 214, die über die Inverter 241, 242 und das ODER-Gatter 243 angelegt werden, sperren entweder das Gatter 237 oder das Gatter 239. Diese Gatter bilden dengemäß den durchgeschalteten Signalweg in der Schaltung 216 in Richtung zur Leitung Ι_β1Γ· Das Ausgangssignal SP der Schaltung 216 wird vom Flip-Flop 244 bei Auftreten des o.-Impulses vom Teiler 214 geliefert. Zu diesen Zeitpunkten wird das Signal auf der Leitung I vom Flip-Flop 231 an das Gatter 232 angelegt. Die Funktion der logischen Gatterschaltung 216 wird genauer bei der Erläuterung der Betriebsweise der Schaltung nach Fig. 2 beschrieben.

Es soll zunächst das Format des Bit Stroms hoher Geschwindigkeit beschrieben werden, da dadurch das Verständnis der Betriebsweise der Schaltung wesentlich vereinfacht wird. Das Format des Bitstroms hoher Geschwindigkeit lautet:

... / /9 6Inf o/SS/9 6Info/PP/ /...

(Rahmenlänge - 196 Bits) Es bedeuten:

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P ein Paritätsbit, das eine Überwachung der Leitungsgüte ermöglicht. S ein Synchronisationsbit, das die Position gestopfter Zeitlagen angibt. 96 Info die Gesamtheit der 16 Informationsbits von 6 unterschiedlichen Kanälen, die in der Reihenfolge steigender Kanalnummern gruppiert sind. Die 96 Informationsbits in dem Format folgen dem Muster: /1 2 3 4 5 6 7...89 90 91 92 93 94 95 96/ Darin geben die Zahlen die aufeinanderfolgenden Informationsbits in entsprechenden Zeitlagen an, und die Bits sind -wie folgt zugeordnet:

Kanal 1: Bits 1, 7, 13. ..91 Kanal 2: Bits 2, 8, 14... 92 Kanal 3: Bits 3, 9, 15... 93 Kanal 4: Bits 4, 10, 16. ..94 Kanal 5: Bits 5, 11, 17...95 Kanal 6: Bits 6, 12, 18.. .96

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Die Rahmensynchronisation innerhalb dieses Formats wird erreicht unter Verwendung der Gerade-Ungerade-Abwechslung (d.h. abwechselnde Ziffern 0- und 1-Werte), die durch eine Exclusiv-ODER-Operation mit zwei P-Bits, zwei S-Bits, zwei P-Bits usw. mit einer Periode von 196 Bits erzeugt wird. Für die Erfindung wird die Paritäts-Eigenschaft dieses Formats'ausgenutzt, aber erst nachdem der Bitstrom hoher Geschwindigkeit unbedingt in einer Anzahl von Bitströmen niedrigerer Geschwinsigkeit aufgeteilt ist. Es sei darauf hingewiesen, daß die Anwendung der Erfindung nicht auf dieses spezielle Format beschränkt ist und daß die Erfindung wegen ihrer großen Anpassungsfähigkeit bezüglich der Auslegung und Betriebsweise leicht auf andere Formate angewendet warden kann.

Für das oben betrachtete Format wird das digitale Eingangssignal an den Teiler 211 angelegt. Der Taktgeber 212 leitet aus dem digitalen Eingangssignal ein Taktsignal ab, dessen Frequenz gleich der halben Bitfrequenz des digitalen Eingangssignals ist. In Fig. 3 zeigt die Kurvenform T das Ausgangssignal des Taktgebers 212. Da der Taktgeber 212 mit der halben Frequenz des digitalen Eingangssignals läuft, entspricht ein Intervall von 49 Zyklen amAusgang

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des Taktgebers dem Auftreten von 96 Informationsbits und zwei Steuerbits (d.h. Stopfbits oder Paritätsbits) im digitalen Eingangssignal hoher Geschwindigkeit. Da der Teiler 211 die Bits im digitalen Eingangssignal nacheinander und nicht synchron auf zwei Ausgänge verteilt, bestehen nur 2 Betriebsweisen für den Teiler 211. In der ersten Betriebsweise erzeugt der Teiler 211 das erste Bit jedes Rahmens am Ausgang des Flip-Flops 219. Das nächstfolgende Bit, also das zweite Bit, erscheint demgemäß am Ausgang des Flip-Flops 221. Beim Fortgang dieser Operation in jedem Rahmen werden alle ungerade numerierten Bits am Ausgang des Flip-Flops 219 erzeugt und alle gerade numerierten Bits am Ausgang des Flip-Flops 221. Gleichzeitig schaltet das Ausgangssignal des Taktgebers 212 die Flip-Flops 219 und 221 um und dient außerdem als Bezugssignal für den Teiler 214. Die Kurvenformen ^ bis dL in Fig. 3 werden am Ausgang des Teilers 214 erzeugt. Die zeitliche Beziehung zwischen den Kurvenformen <j> bis φ ist zwar entsprechend der Darstellung in Fig. 3 fest, aber das Suchkommando-Ausgangs signal des Rahmendetektors 215, das an den Teiler 214 angelegt wird, bewirkt die Erzeugung eines zusätzlichen Impulses in der φ .-Kurvenform, der die Kurvenformen <{>.

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bis tt. gemeinsam um eine Zeitlage mit Bezug auf die Kurven-•form T in Fig. 3 verschiebt. Dieser Vorgang wiederholt sich kontinuierlich, bis ein Rahmenmuster an einem der beiden Eingänge des Rahmendetektors 215 erscheint. Die viephasigen Ausgangssignale des Teilers 214 werden an die Kippeingänge der entsprechenden Flip-Flops in der Trenneinrichtung 210 angelegt. Beim Auftreten eines φ -Impulses schalten die Flip-Flops 223 und 228 und liefern Ausgangssignale, die ihre entsprechenden Eingangssignale anzeigen. Das nachfolgende Auftreten von Impulsen φ bis φ. liefert ebenfalls entsprechende Ausgangssignale von den weiteren Flip-Flops in der Trenneinrichtung 210. Wenn der Teiler 211 sich in der ersten Betriebsweise befindet, wird die von den Paritäts- und Stopfbits erzeugte Gerade-Ungerade-Abwechslung über das Exclusiv-ODER-Gatter 234 an den Rahmendetektor 215 angelegt. Zu diesem Zeitpunkt beginnt die Trenneinrichtung 210 die beiden zugeführten Bit ströme synchron auf ihre acht Ausgänge zu verteilen, die in der Zeichnung dargestellt sind. Für die erste Betriebsweise zeigt die folgende Tabelle das feste Muster, das durch die synchrone Verteilung der Bits in dem Bit strom erzeugt wird, der an den Teiler 211 angelegt ist.

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Betriebsweise^

112:

SP2

SP3

Informations- und Steuerbits

1, 7 ...91, 1, 7... 91, 1, 7,.. 91

2, 8 ...92, 2, 8. ..92, 2, 8... 92 ο, 9 ... y<3, 3, 9« . «9o, o, 9. ,.9o

4,10... 94, 4,10...94, 4,la .. 94

5,11... 95, 5, 11. ..95, 5, 11...95

6,12... 96, 6, 12... 96, 6, 12.. .96

P,

96,

S,

96,

Quelle _
Nur K. 1

Nur K. 2 Nur K_t 3

Nur K. 4 Nur K. 5 Nur K. 6 Nur Rahmenbits Nur Rahmenbits Einige K.-6-Bits

Ausgangssignal
des Exclusiv-ODER-Gatters 234

0,

Man erkennt, daß das Exclusiv-ODER-Gatter 234 das alternierende Muster von 0- und 1- Werten an den Rahmendetektor 215 liefert. Die φ -Impulse des Teilers 214 kippen das Flip-Flop 244, das das 96. Informationsbit vom Kanal 6 an das Exclusiv-ODER-Gatter 232 liefert. Dieses Bit wird jedoch vom Rahmendetektor 215 aufgrund des hier zur Identifizierung des Rahmenmusters benutzten statistischen Verfahrens nicht beachtet. Der Rahmendetektor 215 liefert eine

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logische 1 für das Betriebsweisen-Signal, das an die Schalteinrichtung 217 und die logische Gatterschaltung 216 angelegt wird. Daraufhin nimmt die Schalteinrichtung 217 die in Fig. 2 gezeigte Lage ein, um die Kanalausgangssignale O. bis O„ zu liefern. Das

1 b

ODER-Gatter 243 in der logischen Gatterschaltung 216 erzeugt ein Ausgangssignal 1. Dieses Signal bringt den Ausgang des NOR-Gatters 239 auf 0, so daß es keinen Einfluß auf das NOR-Gatter 238 hat. Der Inverter 242 verwandelt die 1 am Ausgang des Gatters 243 in eine 0, so daß das NOR-Gatter 237 nicht beeinflußt wird. Insgesamt ergibt sich, daß die NOR-Gatter 237 und 238 den durchlaufenden Signalweg darstellen, der die Leitung I mit der Leitung

Ql

l_c1 _ verbindet.

Bei der zweiten Betriebsweise des Teilers 211 entspricht das Ausgangssignal des Flip-Flops 219 allen geraden Bits des digitalen Eingangssignals, und das Ausgangssignal des Flip-Flops 221 allen ungeraden Bits des digitalen Eingangssignals. Der Teiler 214 und der Rahmendetektor 215 such wiederum nach dem Gerade-Ungerade-Rahmenmuster. Jetzt stellt das Exclusiv-ODER-Gatter 232 das Rahmenmuster-Eingangssignal für den Rahmendetektor 215 zur Verfügung. Bei der zweiten Betriebsweise läßt sich die Operation

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der Trenneinrichtung 210 wie folgt kennzeichnen:

Betriebsweise 2

Informations- u. Steuerbits

Quelle

112: ♦ι 1 JI23:	156:	2, 3,	8. 9.	..92, ..93,	0	2, 3,	8... 9. ·.	92, 93,	2₃ 3,	8. 9..	..92 . 93	Nur K. 2-Bits Nur K. 3-Bits
Il34: I	161: SPl:	4,	10.	..94,	4,	10...	94,	4,	10..	.94	Nur K.4-Bits
² JI45:		5,	11.	• .95,	5,	11...	95,	5,	11..	.95	Nur K. 5-Bits
	3P3:	6,	12,	..96,	6,	12...	96,	6,	12,.	.96	Nur K. 6-Bits
	7,	13.	P	7,	13.	S	7,	13..	. P P	Einige K. 1- und einige Rahmen bits Nur Rahmenbits
*4 ^			1			1			1	Einige K. 1-Bits
			P			S			P	Nur Rahmenbits
Ausgang des Exclusiv-ODER- Gatters 232				1			0

Wie die vorstehende Tabelle zeigt, ist bei der Betriebsweise zwei die Verteilung der Informationsbits und der Rahmenbits durch die Trenneinrichtung 210 wesentlich verschoben. Bei dieser Betriebsweise kippen φ -Impulse vom Teiler 214 das Flip-Flop 244, wenn

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die Rahmenbits auf der Lietung I.. vorhanden sind. Der Ausgang

bl

des Flip-Flops 244 ändert seinen Zustand, um die Rahmenbits auf def Leitung SP zu reprodizieren, die mit dem Exclusiv-ODER-Gatter 232 verbunden ist. Der andere Eingang das Gatters 232 liegt an der Leitung SP , umdie weiteren Rahmenbits vom Ausgang des Flip-Flops 227 aufzunehmen. Diese beiden Eingangssignale erzeugen beimVergleich durch das Exclusiv-ODER-Gatter 232 das abwechselnde Rahmenmuster 1 und 0. Der Rahmendetektor erzeugt daraufhin eine logische 0 im Betriebsweisen-Signal. Die Schalteinrichtung 217 nimmt unter Ansprechen auf das neue Betriebsweisen-Signal die der in Fig. 2 gezeigten Schalt st ellung entgegengesetzte Schalt stellung ein. In dieser neuen Schalt stellung sind die Kanalausgänge O_-1 bis O„ mit unterschiedlichen Eingängen

1 D

der Schalteinrichtung 217 verbunden, wodurch die durch die zweite Betriebsweise des Teilers 211 erzeugte Verschiebung im -wesentlichen ausgeglichen wird. Anhand der Tabelle für die Betriebsweise zwei erkennt man, daß die meisten Informationsbits des Kanals 1 auf der Leitung I„, erscheinen. Die fehlenden Bits des

bl

Kanals 1 erscheinen auf der Leitung SP und die Rahmenbits sind

Ct

stattdessen in deren Zeitlagen auf der Leitung I vorhanden.

bl

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Die logische Gatterschaltung 216 muß daher den Bitstrom auf der Leitung I vor Anlegen an die Schalteinrichtung 217 korrigieren. Wie oben angegeben, erzeugt der Rahmendetektor 215 in der Betriebsweise 2 am Ausgang eine logische 0. Da dieses Signal keinen Einfluß auf das ODER-Gatter 243 hat, steuert jetzt das andere, an das Gatter 243 angelegte Eingangssignal, nämlich ψ , den Ausgang des Gatters. In Abwesenheit eines <j> -Impulses liefert der Inverter 241 vom Ausgang eine logische 1. In diesem Fall bleibt der durchlaufende Signalweg der gleiche wie vorher, d.h. er führt über die NOR-Gatter 237 und 238. Beim Auftreten eines φ -Impulses erscheint am Ausgang des Inverters 241 eine 0. Das Ausgangssignal des ODER-Gatters 243 wird ebenfalls eine 0. Diese Änderung läßt am Ausgang des Inverters 241 eine 1 erscheinen, die den Ausgang des NOR-Gatters 237 auf 0 bringt. Dieses Signal hat keinen Einfluß auf das NOR-Gatter 238, so daß das andere Eingangssignal für das NOR-Gatter 237 gesperrt ist. Da ein Eingang des NOR-Gatters 239 mit dem Ausgang des ODER-Gatters 243 vwrbunden ist, gibt die vorhandene logische 0 dem anderen Eingangssignal des NOR-Gatters 239 die Möglichkeit, den Ausgangszustand des NOR-Gatters 238 zu bestimmen. Dieser neue, durchlaufende Signalweg verbindet daher die Leitungen SP_ und I„, ~ für die Daueifdes Impulses b. ,

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Da dieser Impuls mit dem Auftreten des ersten Informationsbits des Kanals 1 zusammenfällt, sind alle Informationen auf der Leitung l_o.„ Bits des Kanals 1, so daß die durch die zweite Betriebsweise des Teilers 211 am Ausgang der Trenneinrichtung 210 bewirkte Signalvershiebung damit voll ausgeglichen wird.

Obwohl bestimmte Werte für N und M gewählt worden sind, sei betont, daß auch andere Werte benutzt werden können. Wenn beispielsweise der Wert für N vergrößert wird, verringern sich die Geschwindigkeit sanforderungen der logischen Schaltung zu Lasten einer erhöhten Kompliziertheit der Schaltung. Ein solcher Austausch kann jedoch erwünscht sein, da logische Bauteile niedriger Geschwindigkeit billiger sind und weniger Leistung verbrauchen als Bauteile hoher Geschwindigkeit. Der für jede Anwendung der Erfindung gewählte Wert M ist eine Funktion der Beziehung zwischen der Kapazität des digitalen Übertragungssystems hoher Geschwindigkeit und der Informationsmenge, die die zu multiplexenden Kanäle erzeugen. Die Anwendung der Erfindung ist zwar mit Bezug auf einen Demultiplexer beschrieben worden, die offenbarte Rahmen Synchronisationsanordnung kann jedoch auch bei anderen Anordnungen benutzt werden.

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Claims

PATENTANSPRÜCHE

i. / Demultiplexer für eine digitale Zeitmultiplex-Übertragungsanlage, bei der der übertragene Bit strom eine Vielzahl von Kanälen mit Rahmenformat aufweist und unter Erzeugung von M Ausgängen demultiplext wird, wobei jeder Ausgang einem der Kanäle entspricht, -

dadurch gekennzeichnet, daß

eine Einrichtung (111, 211) zur aufeinander folgenden nichtsynchronen Verteilung der Bits des ankommenden Bitstroms auf N Digitalleitungen vorgesehen ist, ferner eine Aufteileinrichtung (114, 214), die unter Ansprechen aif den ankommenden Bit strom P phasenbezogene Ausgangssignale erzeugt,

und eine Schalteinrichtung (113) mit M Ausgängen, der die P phasenbezogenen Ausgangs signale und die N Bitströme niedriger Geschwindigkeit zugeführt werden, und die unter Ansprechen auf die P phasenbezogenen Ausgangssignale die Bits der N Digitalleitungen neu verteilt, derart, daß jedem der M Ausgänge jeweils ein Bitstrom zugeführt wird,

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und eine Detektor einrichtung (115, 215) zur Identifizierung irgendeines von N möglichen Rahnenmustern in den neuvert eilten Bit strömen,

daß die Detektoreinrichtung ein Signal an die Aufteileinrichtung liefert, um deren P phasenbezogene Ausgangssignale mit Bezug auf die Bit ströme der N Digitalleitungen zu verschieben, daß die Schalteinrichtung die neuverteilten Bit ströme in Abhängigkeit von der Verschiebung der P phasenbezogenen Ausgangssignale ändert, bis eines von N Rahmenmustern in den neuverteilten Bitströmen erscheint,

daß die Detektoreinrichtung das erscheinende Rahmenmuster identifiziert und der Schalteinrichtung anzeigt, die unter Ansprechen darauf für jeden der M Ausgänge ein Digitalsignal liefert, das einem der Vielzahl von Kanälen entspricht.
2. Demultiplexer nach Anspruch 1,

dadurch gekennzeichnet, daß

die Einrichtung (211) zur Verteilung der Bits eine erste und zvseite bistabile Einrichtung (219, 221), eine Takt geber einrichtung (212) und eine Verzögerungseinrichtung (222) aufweist,

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daß die erste und zweite bistabile Einrichtungjeweils mit einem Eingang den ankommenden Bit strom aufnehmen und je einen Kippeingang besitzen,

daß die Taktgebereinrichtung ein Ausgangssignal mit einer Frequenz liefert, die der halben Bitfrequenz des ankommenden Bitstroms entspricht,

daß der Ausgang der Taktgeber einrichtung (212) direkt mit dem Kippeingang der ersten bistabilen Einrichtung (219) und mit dem Kippeingang der zweiten bistabilen Einrichtung (221) über die Ver- ■ zögerungseinrichtung 222 verbunden ist, derart, daß, -wenn das Ausgangssignal der Taktgebereinrichtung die erste bistabile Einrichtung zur Abtastung eines Bits des ankommenden Bitstroms zwecks Erzeugung eines Ausgangs signals abtastet, die zweite bistabile Einrichtung nachfolgend durch das gleiche Ausgangssignal der Taktgebereinrichtung gekippt wird, um das nächstfolgende Bit des ankommenden Bitstroms zwecks Erzeugung eines Ausgangssignals abzutasten.
3. Demultiplexer nach Anspruch 2,

dadurch gekennzeichnet, daß

die Schalteinrichtung (113) eine Vielzahl von bistabilen Einrichtungen

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(223, 224, 226, 227, 228, 229, 231, 232) mit je einem Kippeingang aufweist,

daß die Hälfte der bistabilen Einrichtungen (223, 224, 226, 227) mit einem Eingang das Ausgangs signal derersten bistabilen Einrichtung (219) und die andere Hälfte der bistabilen Einrichtungen (228, 229, 231, 232) mit einem Eingang das Aüsgangssignal der zweiten bistabilen Einrichtung (221) aufnehmen, daß die phasenbezogenen Ausgangs signale der Aufteileinrichtung (214) je an den Kippeingang eines Paares der Vielzahl von bistabilen Einrichtungen (223/228, 224/229, 226/231, 227/232) angeschaltet sind.
4. Demultiplexer nach Anspruch 3,

dadurch gekennzeichnet, daß

die Detektoreinrichtung (215) eine erste und zweite Gatter-Einrichtung (232, 234) aufweist, die je ein Paar der Bitströme kleiner Geschwindigkeit an der Vielzahl von bistabilen Einrichtungen aufnehmen, derart, daß die erste Gattereinrichtung ein die Rahmensynchronisation anzeigendes Ausgangs signal erzeugt, wenn die Einrichtung (211) zur Verteilung der Bits in einer

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ersten Betriebsweise arbeitet, und daß die zweite Gatter-Einrichtung (234) ein die Rahmen synchroni sation anzeigendes Ausgangs signal erzeugt, wenn die Einrichtung zur Verteilung der Bits in einer zweiten Betriebsweise arbeitet.
5. Demultiplexer nach Anspruch 4,

dadurch gekennzeichnet, daß

eine logische Einrichtung (216) einen der an die zweite Gattereinrichtung (234) angelegten Bitströme kleiner Geschwindigkeit und einen Bit strom kleiner Geschwindigkeit von einer der Vielzahl von bistabilen Einrichtungen (231) aufnimmt, daß die logische Einrichtung aufgrund eines der phasenbezogenen Ausgangssignale der Aufteileinrichtung (214) und der Betriebsweisen-Anzeige von der Detektoreinrichtung (215) ein erstes Ausgangssignal an eine Schalteinrichtung (217) liefert, das Informationsbits anzeigt, und ein weiteres Ausgangssignal an die erste Gattereinrichtung (232), um ein die Rahmen synchroni sation anzeigendes Ausgangssignal zu erzeugen, wenn die Einrichtung (211) zur Verteilung der Bits in der zweiten Betriebsweise arbeitet.

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