DE2510242A1

DE2510242A1 - Vorrichtung zur kombination einer vielzahl von eingangs-datenbitstroemen in einen einzigen ausgangs-bitstrom

Info

Publication number: DE2510242A1
Application number: DE19752510242
Authority: DE
Inventors: Werner Heinrich Bleickardt; Ii Richard Barker Robrock
Original assignee: Western Electric Co Inc
Current assignee: AT&T Corp
Priority date: 1974-03-11
Filing date: 1975-03-08
Publication date: 1975-09-25
Also published as: GB1501608A; IT1030309B; FR2264441B1; BE826399A; CA1028435A; CH592390A5; NL7502669A; SE7502292L; JPS50122814A; JPS5747581B2; SE398697B; DE2510242C2; FR2264441A1; US3872257A

Description

BLUMBACH · Ws=SER - BERGEN · KRAMER ZWIRNER · HIRSCH

PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN 2510242

Western Electric Incorporated

New York, N. Y. 10007, USA Bleickardt, W. H. 3-8

Vorrichtung zur Kombination einer Viel zahl von Eingangs-Datenbitströmen in einen einzigen Ausgangs«Bitstrom

Die Erfindung betrifft eine Vorrichtung zur Kombination einer Viel" zahl von Eingangs-Datenbitströmen in einen einzigen Ausgangs-Bitstrom mit einem ersten Generator zur Erzeugung eines ersten Kontrollbit aufgrund einer ersten Eigenschaft der Datenbitströme, einem zweiten Generator zur Erzeugung eines zweiten Kontrollbit aufgrund einer zweiten Eigenschaft der Datenbitströme, einer ersten Multiplex Schaltung, die eine Vielzahl von Eingangsanschlüssen besitzt und die Datenbits aus gewählten Eingangs-Datenbitströmen mit dem ersten und zweiten Kontrollbit kombiniert und mit einer ersten Vielzahl von Synchronisierschaliungen zur Ankopplung der gewählten Eingangsdaienbit;? an die Eingangsansehlüsse der ersten Multiplex Schaltung.

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Zur Bereitstellung eines digitalen Datenstroms für das in der einschlägigen Industrie als Tl-Trägersystem bekannte Digitalübertragungssystem werden vierundzwanzig sprachfrequente Kanäle in ein Digital-Format umgewandelt und in einer sogenannten D-Kanalbank zur Erzeugung eines Bitstroms mit einer Frequenz von 1, 544 Megabit je Sekunde kombiniert. Um sicherzustellen, daß die von der D-Kanalbank codierten ursprünglichen Informationen an der Empfangs stelle wiedergewonnen werden können, muß eine Rahmensynchronisation an beiden Enden des Tl-Trägersystems zwischen der Multiplexer- und Demultiplexer-Vorrichtimg aufrecht erhalten werden. Die von der D-Kanalbank erzeugten Bits werden in sequentiellen Gruppen übertragen und zwar jeweils eine Gruppe von jedem der Eingangskanäle. Zur Erzielung der Rahmsnsynchronisation wird der Anfang eines neuen Rahmens durch. Digitalplätze markiert, die als Rahmenplätze bezeichnet '//erden unä die man zwischen ^I5Ö^I! und "l" von einem Rahmen ζ am benachbarten Rahmen abv/echseln läßt,, Die Feststellung dieses altemi-jrennen "l^!i - "C^M -Musters im Demultiplexer gibt diesem die Möglich^eU₁ jedes der Bits innerhalb des Bitstromes seinem richtigen Au^gangokanal zuzuordnen. Eine Rahmenfolge der beschriebenen Art ist in der USA-Patentschrift

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3. 359. 373 beschrieben.

Mit dem Auflcommen digitaler Übertragungssysteme höherer Ordnung wurde die Übertragung einer Vielzahl von Bitströmen nach Art des T I-Träger systems über eine einzige Verbindung möglich. Es werden achtundzwanzig Bitströme des zur Verwendung im Tl-Trägersystem bestimmten Typs in einem sogenannten Ml3-Digital-Multiplex kombiniert, um einen Bitstrom mit einer Übertragungsfrequenz von etwa 45 Megabit je Sekunde zu erzeugen. Auch hier muß die Rahmensynchronisation zwischen der Sende- und Empfangs st eile aufrechterhalten werden, um die in jedem der Eingangsbitströme vorhandene Information wiederzugewinnen. Zu diesem Zweck wird ein alternierendes "I)¹ _ "o" - Muster des bei der D-Kanalbank benutzten Typs auch in dem Ml3-Digital-Multiplex verwendet. Diese Art des Rahmenmusters macht es erforderlich, daß die Rahmenbits zwischen die Bits des Eingangsbitstromes eingeschoben werden. Daher ist es generell erforderlich, daß der Multiplexer mit der gleichen Frequenz betrieben wird, mit der die Bits im Ausgangsbitstrom erscheinen.

Eine andere bekannte Art der Rahmenbildung, bei der keine Rahmenbits verwendet werden, ist in einem System mit 100 Megabit je Sekunde verwirklicht, das in dem Aufsatz "Experimental 100 Mb/s PCM Terminals" von Shoji Kondo und Kiyohiro Yuki in der Zeitschrift Review of the Electrical Communication Laboratories, Band 21, Nummer 5-6, Mai-Juni 1973, Seiten 276 bis 284 beschrieben ist. Bei diesem System beginnt jeder Rahmen mit einem Internbetriebs-(housekeeping)-Digitalwort, gefolgt von drei Gruppen von Stopf-Kontrollbits. Diese werden zur Synchronisierung der asynchron eintreffenden digitalen Eingangssignale mit Bezug auf den Ausgang-Bitstrom benutzt. Bei dieser Art von Rahmenformaten müssen keine getrennten Rahmenimpulse vorgesehen werden, da die große Zahl von Stopf-Kontrollbits zur Rahmenbildung benutzt werden kann. Wie in dem Aufsatz "Experimental Multiplexing Equipments for High Speed PCM Systems - 100 M, 400 M, 800 M System" von S. Hinoshita, M. Sakai und Y. Fujisaki in der Zeitschrift FUJITSU Scientific & Technical Journal, September 1973, Seiten 65 bis 83 beschrieben, hat diese Art der Rahmenbildung den Nachteil, daß ein Synchronisations-Pufferspeicher großer Kapazität für die Stopf-Steuerbits zur Erzielung der Rahmenbildung erforder-

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lieh ist. Zur Verbesserung gegenüber diesem Rahmenformat schlägt der vorgenannte Aufsatz von Hinoshita und anderen die Bildung eines Rahmens vor, bei dem die Stopf-Steuerbits und die Internbetriebbits mehr oder weniger gleichmäßig mit Rahmenbits über das gesamte R ahm en int ervall verteilt sind. Wie im Fall des in Verbindung mit dem Tl-Träger-Bitstrom verwendeten alternierenden ¹¹O'¹ - "l" Rahmenformats müssen jedoch hier wieder Rahmenbits mit den Eingangsdatenbits verschachtelt werden, um eine Rahmenbildung zu erzielen, und diese Art der Verschachtelung macht es erforderlich, daß der Multiplexer mit einer Frequenz betrieben wird, die der Bit-Frequenz des Ausgangs-Bitstroms äquivalent ist.

Ein in Aussicht genommenes Koaxialleitungssystem mit der Bezeichnung T4M und weitere Systeme mit der Bezeichnung WT4 und DR-18 können einen Bitstrom mit einer Frequenz oberhalb von 200 Megabit je Sekunde übertragen. Zur vollen Ausnutzung solcher digitalen Übertragungssysteme hoher Kapazität muß eine Vielzahl von Bitströmen mit 45 Megabit je Sekunda vom Ausgang mehrerer Ml S-Digital-Multiplexer zu einem einzigen Bitstrom rrmltiplext werden. Es hat sich

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herausgestellt, daß bei dieser Bitfrequenz das Einschachteln eines alternierenden "l" - "θ" - Musters zur Erzielung einer Rahmenbildung extrem schwierig ist. Außerdem ist die einfache Verwendung eines umfangreichen Internbetriebs-Steuerwortes am Anfang jedes Rahmenintervall außerordentlich unwirtschaftlich in einem Hochgeschwind igke it s sy stem.

Die Erfindung hat sich die Aufgabe gestellt, die vorstehend beschriebenen Schwierigkeiten zu überwinden. Zur Lösung der Aufgabe geht die Ermidung aus von einer Vorrichtung der eingangs genannten Art und ist dadurch gekennzeichnet, daß die Vorrichtung eine zweite Multiplex-Schaltung aufweist, die eine Vielzahl von Eingangsanschlüssen besitzt und die Datenbits aus den restlichen Eingangsdatenbitströmen mit dem Komplement des ersten Kontrollbit vnä mit dem zweiten Kontrollbit kombiniert, ferner eine zweite Vielzahl von Synchrcnisiersclialtungeii sur Ankopplung der restlichen Eingangs-Datenbitstrorne an die S mgangs an Schlüsse der zweiten MuLtiplex-Sehaltung, sowie eine Kcmbmierschaltung rar Verschachtelung der Ausgangssignale der ersten und zweiten Multiplex-Schaltung, und Steviorschaltungsn, die Zeitsteuersignale szl

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die erste und zweite Multiplexschaltung, an den ersten und zweiten Generator und an die Kombinierschaltung liefern, derart, daß der kombinierte Ausgangsbitstrom aufeinanderfolgende Bit-Rahmenintervalle aufweist, von denen jedes ein komplementäres Paar der ersten Kontrollbits und ein gleiches Paar der zweiten Kontrollbits an vorbestimmten Punkten innerhalb des Rahmenintervalls besitzt.

Ein damit erzielter Vorteil besteht darin, daß eine Rahmenbildung für einen Bitstrom hoher Geschwindigkeit ohne Verwendung von Rahmenbits möglich ist, die mit der hohen Bitfrequenz eingeschachtelt werden müssen.

Ein weiterer Vorteil der Erfindung liegt darin, daß Multiplex-Operationen mit geringeren Frequenzen als der hohen Ausgangs-Bitfrequenz durchgeführt werden können.

Ein zusätzlicher Vorteil ist,daß erfindungsgemäß nur wenige Bits für die Zwecke des Intembetriebs verwendet werden.

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Nachfolgend wird die Erfindung anhand der Zeichnungen näher beschrieben, es zeigen:

Fig. 1 schematisch das Blockschaltbild eines Multi

plexers nach der Erfindung;

Fig. 2 schematisch als Blockschaltbild einen Demul

tiplexer nach der Erfindung;

Fig. 3 und 4 eine Anzahl von Bitstrommustern zur Erläute-

lung der Erfindung.

Bei einem Ausführungsbeispiel der Erfindung werden Digitaldaten aus einer Vielzahl von digitalen Eingangsdatenströmen zu einem einzigen Ausgangsbitstrom mit einem Rahmenintervall kombiniert, das aus wenigstens zwei Teilrahmen-Intervallen besteht. Jeder dieser Teilrahmen enthält Bits aus jedem der Singangskanäle und wird außerdem angeführt von wenigstens zwei Bits, die Sndstellen-Kontrollinformationen enthalten. Das erste Teilrahmen-Intervall wird von einem

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Paar komplementärer Endstellen-Kontrollbits eines ersten Typs und das zweite Teilrahmen-Intervall durch ein Paar gleicher Endstellen-Kontrollbits eines zweiten Typs angeführt. Durch die einfache Einkopplung der zwei Paare von Endstellen-Kontrollbits über einen Komparator oder ein EXKLUSIV-ODER-Gatter wird der Demultiplexer mit einem alternierenden "l" - "θ" - Muster zum Zwecke der Rahmenbildung versorgt. Außerdem liefert die Verdoppelung der Endstellen-Kontrollbits zusätzliche Informationen für den Demultiplexer und bewirkt eine erhöhte Sicherheit gegen eine fehlerhafte Funktion, die durch Fehler verursacht wird.

Entsprechend einem Ausführungsbeispiel der Erfindung wird eine Hälfte der digitalen Eingangsdatenströme in einem ersten Multiplexer kombiniert, der an seinem Ausgang sequentielle Bitgruppen erzeugt, von denen jede durch ein Bit angeführt wird, das einem Endstellen-Kontrollbit des ersten Typs entspricht. Ein Endstellen-Kontrollbit eines zweiten Typs wird durch den ersten Multiplexer an einen Punkt eingegeben, der praktisch in der Mitte jeder Bitgruppe liegt. Die zweite Hälfte der digitalen Eingangsdatenströme

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wird in einem zweiten Multiplexer kombiniert, der an seinem Ausgang ebenfalls eine Folge von Bitgruppen erzeugt. Jede Bitgruppe am Ausgang des zweiten Multiplexers wird durch ein Bit angeführt, das dem Komplement des Endstellen-Kontrollbits vom ersten Typ entspricht , und das Kontrollbit des zweiten Typs wird an einen Punkt praktisch in der Mitte der Bitgruppe eingegeben. Die Bitgruppen von jedem der Multiplexer werden in einem getakteten ODER-Glied kombiniert, um den Ausgangsbit strom hoher Geschwindigkeit zu erzeugen. Die Zeitsteuerung der Multiplexer wird so vorgenommen, daß das sich im Ausgangsbitstrom ergebende Rahmenintervall ν&α einem Paar komplementärer Endstellen-Kontrollbits des ersten Typs angeführt wird und ein Paar gleicher Endstellen-Konxrollbits des zweiten Typs an einem Punkt praktisch in der Mitte des Eaiunenintervails enthält.

Der Multiplexer nach dem Ausführungsbeispiel der Erfindung ist als schematisches Blockschaltbild in Fig. 1 dargestellt. Der Multiplexer hat die Aufgabe^, die digitalen Datenstrorne der Eiiigangskanäle, beispielsweise von sechs Eingangs kanälen, in. einen einzigen Bit strom hoher Geschwindigkeit auf einen Übertragungskanal 200 zu kombinieren. Entsprechend der Angabe in Fig. 1 haben die den Eingängen

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des Multiplexers zugeführten Bitströme eine Bitfrequenz von etwa 45 Megabit je Sekunde. Solche Bitströme stehen am Ausgang einer sogenannten M13-Digital~Multiplexemrichtung bekannter Art zur Verfügung. Wie oben erläutert, wird in einer solchen Multiplexereinrichtung der Bitstrom durch eine Kombination von achtundzwanzig Bitströmen der im sogenannten Tl-Trägersystem übertragenen Art erzeugt. Die Erfindung kann jedoch zur Kombination jeder anderen Vielzahl von digitalen Datenströmen hoher Geschwindigkeit zu einem einzigen Bitstrom angewendet werden.

Da die Bitströme an den Eingängen des Multiplexers gemäß Fig. 1 asynchron sind, müssen sie zur Einschachtelung in einen einzigen Bitstrom auf irgendeine Weise synchronisiert werden. Beim vorliegenden Ausführungsbeispiel wird diese Synchronisation unter Anwendung eines als "Stopfen" bekannten Verfahrens erreicht. Kurz gesagt, wird dafür gesorgt, daß der Ausgangsbitstrom höherer Geschwindigkeit auf den Übertragungskanal 200 eine Frequenz hat, die größer ist als die Frequenz, die zur Übertragung der Daten von allen sechs Eingangskanälen zuzüglich der für die Synchronisation und den Internbetrieb benötigten Informationen erforderlich ist. Dann stehen in dem

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Ausgangsbitstrom höherer Geschwindigkeit zusätzliche Bit-Plätze zur Verfügung.

Jeder Eingangsbitstrom wird dem Eingang einer Synchronisiervorrichtung zugeführt. In Fig. 1 sind nur die Synchronisierer für die Kanäle 1 und 6 dargestellt, um die Zeichnung nicht zu belasten. In der Praxis weisen jedoch alle sechs Kanäle solche Synchronisierer auf. Jeder Synchronisierer enthält einen Pufferspeicher, der die vom Eingangskanal kommenden Bits speichert. Der Pufferspeicher wird aufgrund eines Betätigungsimpulses (Lesetakt) am Leseeingang des Synchronisier er s ausgelesen. Beispielsweise bewirkt für den Kanal 1 ein Betätigungsimpuls auf der Leitung 109, daß das älteste Bit im Synchronisierer 101 auf die Leitung 115 am Ausgang des Synchronisierers 101 gegeben wird. Zusätzlich besitzt jeder Synchronisierer Vorrichtungen zur Bestimmung des Auffüllungsgrades seines Pufferspeichers, Wenn die Anzahl der im Pufferspeicher vorhandenen Bits unterhalb einen vorgegebenen Schwell-enwert abfällt, wird am sogenannten Stopf-Anforderungsausgang des Synchronisier er s ein Signal erzeugt. Im Fall des Synchronisierers

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erscheint dieses Signal auf der Leitung 107. Das Auftreten dieses Signals zeigt an, daß die Anzahl der in dem entsprechenden Synchronisierer gespeicherten Bits unter den vorbestimmten Schwellenwert abgefallen ist und daß daher ein Lesetaktimpuls weggelassen und ein St opfbit durch den Multiplexer an die Stelle des Datenimpulses eingefügt werden soll, um den Synchronisierer für eine einzige Zeitlage zu entlasten, so daß dex· Eingangsbit strom den Pufferspeicher wieder auffüllen kann. Dieses Verfahren zur Synchronisation asynchroner Eingangsbitströme ist bekannt, vergleiche beispielsweise den Aufsatz "A 1. 5 to 6 Megabit Digital Multiplex Employing Pulse Stuffing" von R. A. Bruce, Conference Record, IEEE International Conference on Communications, 9. - 11. Juni 1969, Seiten 34-1 bis 34-7, sowie die US-Patentschriften 3.042.751 und 3.136.861.

Die Datenausgänge der Synchronisierer für die Kanäle 1, 3 und 5 sind mit den entsprechenden Eingängen einer Multiplexsehalttmg 121 verbunden. Diese Multiplexschaltmig 121 weist außerdem einen S-(Synchronisations-)-Bit-Eingang (Leitung 113) und einen P-(Paritäts-)-Bit-Eingang (Leitung 125} auf. Die Multiplexschaltung 121 erhält Zeitsteuerungs-Signale über eine Sammelleitung 131 von einer Taktgenerator-und Zeit-

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• steuerungsschaltung 130. Kurz gesagt, verbindet die Multiplexschaltung 121 einen der oben beschriebenen fünf Eingänge mit einer .Ausgangsleitung 123 für Intervalle, die durch die von der Schaltung gelieferten Zeitsteuerungssignale bestimmt werden. Die Multiplex schaltung 121 ist aus einer Vielzahl von Gattern aufgebaut,' die sowohl auf einen Datenimpuls als auch auf einen von der Zeitsteuerschaltung 130 gelieferten Impuls ansprechen, um die von den Kanälen 1, 3 und 5 mit den Signalen auf den Leitungen 113 und 125 zu einem einzigen Ausgangsbitstrom auf der Leitung 123 zu verschachtelt. Die durch die Multiplex schaltung 121 hergestellte Verbindung wird in Synchronismus mit den an die Lesetakteingänge der Synchronisierer gelieferten Betätigungsinipulse gehalten, derart, daß der Synchronisier er für den Kanal 1 veranlaßt wird, ein Datenbit zum gleichen Zeitpunkt auszulesen, zu dem die Multiplex schaltung 121 den Eingang für den Kanal 1 zur Leitung 123 durchschaltet. Auf identische Weise, aber während anderer Zeitpunkte, verschachtelt die Multiplexs ehaltung 122 die Daxenbits von den Kanälen 2, 4 und 6 mit den Signalen auf den Leitungen 114 und 128 rxx einem einzigen Bitstrom auf der Leitung 124. Die Multiplexschaltung 122 erhält

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über die Sammelleitung 132 ebenfalls Zeitsteuerungsinformationen von der Taktgenerator- und Zeitsteuerungsschaltung 130. Auch hier ist dafür gesorgt, daß die Zeitsteuerungs signale auf der Sammelleitung 132 in Synchronismus mit den Lesetakt impuls en stehen, die den Synchronisierern für die Kanäle 2₃ 4 und 6 zugeführt werden.

Die Synchronisation beider Multiplex schaltungen 121 und 122 wird durch die Zeitsteuerungsschaltung 130 mit Hilfe von Zeitsteuerungs Signalen erreicht, die über die Sammelleitungen 131, 132 und 135 übertragen werden. Die Beziehungen zwischen den beiden Multiplexschaltungen 121 und 122 und der Zeitsteuerungsschaltung 130 sowie der Synchronisations steuerschaltung 110 lassen sich am besten mit Hilfe der in Fig. 3 dargestellten Bitstromformate beschreiben. Die Buchstaben- und Ziffernfolge gemäß Zeile A in Fig. 3 stellt die Bits dar, die von der Multiplexschaltung 121 auf der Leitung 123 erzeugt werden. Die in Zeile B in Fig. 3 dargestellte Buchstaben- und Ziffernfolge gibt ähnliche Ausgangs signale auf der Leitung 124 am Ausgang der Multiplexschaltung 122 an. In den Zeilen A und B in Fig. 3 beginnt jeder Rahmen mit dem S-Bit. Zu diesem Zeitpunkt veranlaßt

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die Zeitsteuerungsschaltung 130 die Multiplex schaltung 121, das S-Bit auf der Leitung 113 zur Ausgangsleitung 123 durchzuschalten. Während des nächsten Impulsintervalls veranlaßt die Zeitsteuerungsschaltung 130 die Multiplexschaltung 122, das Komplement des S-Bit, das auf der Leitung 114 zur Verfügung steht, zu ihrer Ausgangsleitung 124 durchzuschalten. Der Taktgenerator in der Zeitsteuerungsschaltung 130 arbeitet mit einer Frequenz gleich der Bitfrequenz auf dem Ausgangskanal 200. Teilerschaltungen in der Zeitsteuerungsschaltung stellen Taktimpulsfolgen mit der halben Frequenz und niedrigeren Frequenzen zur Verfügung. Diese Taktimpulsfolgen werden benutzt, um die Multiplexschaltungen 121 und 122 mit einer Frequenz anzusteuern, die gleich der halben Frequenz der Bitströme auf dem Ausgangskanal 200 ist.

Entsprechend der Darstellung in Zeile A in Fig. 3 veranlaßt dann die Zeitsteuerschaltung 130 die Multiplexschaltung 121, den Datenimpuls auf der Leitung 115 vom Synchronisierer 101 abzutasten. Dieser Datenimpuls entspricht dem Datenbit vom Kanal I₃ so daß eine "l!¹ dem S-Bit in Zeile A folgt. Um eine vorbestimmte Anzahl von Zeitlagen früher haben die über die Sammelleitung 135 von der Zeitsteuerungs-

Schaltung 130 gelieferten Zeitsteuerungssignale die Synchronisations steuerschaltung 110 veranlaßt, einen Betätigungsimpuls über die Leitung 109 zum Lesetakteingang des Synchronisierers 101 zu liefern. Auf diese Weise wird eine Multiplexschaltung in Synchronismus mit dem Auslesen von Datenbits aus dem jeweils richtigen Synchronisierer gehalten. Die Datenbits von den Kanälen 3 und 5 werden zu Zeitpunkten ausgelesen, die dem Auslesen vom Synchronisierer 101 folgen, und die Wiederholung des Auslesens für die Kanäle 1, 3 und 5 wird für eine Zeitspanne fortgesetzt, die genügend lang ist, um jeden dieser ungerade nummerierten Kanäle 16mal auszulesen. Demgemäß folgen 16 Gruppen von Datenbits aus den Kanälen 1, 3 und 5 dem Auftreten eines S-Bit auf der Leitung 123. Dann veranlaßt die Ze itsteue rungs schaltung 130 die Multiplexschaltung 121, die Leitung 125, die das P-Bit führt, zur Ausgangsleitung 123 durchzuschalten.

Auf identische Weise wird die Multiplexschaltung 122 durch die Zeitsteuerungssignale ai f der Sammelleitung 132 so angesteuert, daß sie den in Zeile B (Fig. 8) dargestellten Bitstrom erzeugt, bei dem dem Komplement des S-Bit sechzehn Gruppen von Datenbits aus den

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. Kanälen 2, 4 und 6 folgen, an die sich wiederum das P-Bit von der Leitung 126 anschließt. Wie später noch erläutert werden soll,,, ist das P-Bit auf der Leitung 126 identisch mit dem auf der Leitung 125 gelieferten P-Bit. Diese Beziehung gilt nicht für die an jede der MuI-tiplexschaltungen gelieferten S-Bits, da das S-Bit auf der Leitung 114 das Komplement des S-Bit auf der Leitung 113 ist. Den am Ausgang jeder Multiplexschaltung erzeugten P-Bits folgen sechzehn Gruppen von Datenbits aus den entsprechenden Eingangskanälen. Demgemäß besteht der vollständige, von den Multiplexschaltung en erzeugte Rahmen ans zweiundireissig Gruppen von Datenbits von jedem der entsprechenden Eingangskanälen, angeführt von einem S- oder S-Bit und einem P-Bit nach sechzehn Gruppen von Datenbits.

Die Information auf den Leitungen 113 und 114, nämlich das S-Bit bzw. sein Komplement lassen sich besser in Verbindung mit dem in Fig., 4 dargestellten Bitstrom besehreiben, der nachfolgend erläutert werden soll. Kurz gesagt, stellt das S-Bit für eine Periode entsprechend vierundzwanzig Rahmen ein Wort her, das in erster Linie die Stopfr Inforniation enthält. Zusätzlich liefert dieses Wort Informationen;, ede

für Zeichengabezwecke verwendet werden kann, sowie Markierinformationen zur Synchronisierung dieses Wortes, das ein Intervall von vierundzwanzig Rahmen einnimmt, welches nachfolgend als Überrahmen bezeichnet werden soll. Das P-Bit auf den Leitungen 125 und ist ebenfalls ein Signal niedriger Frequenz, da das im vorliegenden Fall sich nur auf die Paritätsprüfinformation bezieht.

Der Bitstrom auf der Leitung 123 vom Ausgang der Multiplexschaltung 121 liegt an einem Eingang eines Modulo-2-Addierers 145, dessen zweiter Eingang mit einem Ausgang eines Pseudo-Zufallswortgenerators 140 verbunden ist. Dieser Generator wird durch Impulse angesteuert, die ihm von der Zeitsteuer schaltung 130 über die Sammelleitung 141 zugeführt werden. Der Pseudo-Zufallswortgenerator 140 liefert ein digitales Ausgangs signal für den Modulo-2-Addierer 145 in jedem Bitintervall, das einem Datenbit aus den Eingangskanälen entspricht. Im Ergebnis werden die vom Ausgang des Modulo-2-Addierers 145 auf die Leitung 161 gelieferten Datenbits durch den Pseudo-Zufallswortgenerator 140 verwürfelt, so daß sich verbesserte Signaleigenschaften im Hinblick auf eine bessere Gleichstrom-Symmetrie

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und Zeitinformation für die Regeneratoren auf der digitalen Hochgeschwindigkeits-Übertragungsleitung ergeben. Während der Intervalle, in denen das S-Bit und das P-Bit auf der Leitung 123 sind, wird der Ausgang des Pseudo-Zufallswortgenerators 140 durch Zeitsteuerungssignale von der Sammelleitung 141 gesperrt, so daß die S- und P-Bits durch den Pseudo-Zufallswortgenerator 140 nicht verändert werden. Daher kann der Rahmen im Demultiplexer ohne Rückgängigmachung der Verwürfelung (Entwürfelung) festgestellt werden.

Auf ähnliche Weise liefert der Pseudo-Zufallswortgenerator 140 ein komplementäres Pseudo-Zufallswort an einen Eingang eines Modulo-2-Addierers 146, dessen zweiter Eingang den von der Multiplex schaltung 122 erzeugten Datenbitstrom aufnimmt. Auch hier verwürfelt der Pseudo-Zufallswortgenerator 140 nur die Datenbits, die aus den Eingangs kanälen abgeleitet worden sind. Die Bits £3 und P laufen unverändert über den Modulo-2-Addierer 146.

Der Pseudo-Zufallswor^enerator 140 ist ein siebenstufiges Schieberegister mit einer Rückführung über seine maximale Länge, das

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einen Zyklus mit einer Länge von (2 -1=) 127 Bit besitzt. Ein bekanntes Schieberegister dieser Art ist in Kapitel VI von "Shift Register Sequences" von S. W. Golomb, Holden-Day, Inc., 1967 beschrieben. Der Pseudo-Zufallswortgenerator 140 wird mit der halben Bitfrequenz des Bitstroms auf dem Übertragungskanal 200, d.h. mit etwa 137 MHz betrieben und durchläuft seinen Zyklus ohne irgendefae Unterbrechung beim Endstellen-Kontrollbit oder bei den Stopfplätzen. Wie oben erläutert, werden jedoch die Ausgänge des Generators 140 während der S- und P-Bitintervalle gesperrt, Die Synchronisation der Wortgeneratoren an beiden Enden des Übertragungskanals wird dadurch erreicht, daß sie auf eine Weise zuiiickgestellt werden, die nachfolgend bei der Erläuterung der im S-Bit enthaltenen Information beschrieben wird.

Der Bitstrom auf der Leitung 161 am Ausgang des Modulo-2-Addierers 145 und der Bitstrom auf der Leitung 172 am Ausgang des Modulo-2-Addierers 146 werden in einer Kombirtierschaltung 180 kombiniert, um einen einzigen Bitstrom, am Eingang eines Verstärkers zu erzeugen. Über die Leitung 133 werden einem Takteingang der

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Kombinierschaltung 180 Impulse von der Taktgenerator- und Zeitsteuerschaltung 130 zugeführt. Aufgrund jedes Impulses ändert-die Kombinierschaltung 180 einfach nur die Verbindung ihres Ausgangs von einem Eingang zum anderen. Auf diese Weise verschachtelt die Kombinierschaltung 180 die Bits auf den Leitungen 161 und 162 in einen einzigen Bitstrom, dessen Bitfrequenz gleich der des Taktgenerators in der Zeitsteuerschaltung 130 ist. Dieser Bitstrom ist auf der Zeile C in Fig. 3 dargestellt. Der Verstärker 190 wird durch Taktimpulse des Taktgenerators in der Zeitsteuerschaltung 130 angesteuert und koppelt die digitalen Daten an seinem Eingang auf den Übertragungskanal 200 hoher Geschwindigkeit. Der Verstärker bewirkt einfach nur eine Regeneration und Verstärkung der Bits am Ausgang des Multiplexers.

Gemäß Zeile C in Fig. 3 wird jeder vollständige Rahmen, digitaler Daten durch ein Paar komplementärer Endstellen-Kontrollbits angeführt,, gefolgt von sechzehn Datenbitgruppen von den sechs Eingangskanälen, Darauf folgt efc Paar gleicher Endstellen-Kontrollbits und am Ende schließen sich sechzehn Datenbitgri'ppen aus den

Eingangskanälen an. Diese zweckmäßige Verwendung eines komplementären Paares von Endstellen-Kontrollbits in Kombination mit einem Paar gleicher Endstellen-Kontrollbits innerhalb des Rahmenintervalls stellt die gesamte Rahmeninformation dar, die zur Bildung der Rahmenintervalle im Demultiplexer erforderlich ist. Es sind keine zusätzlichen Rahmenbits nötig. Eine einfache Kopplung des komplementären und des gleichen Paars von Endstellen-Kontrollbits über entweder eine EXKLUSIV-ODER-Schaltung oder eine Komparatorschaltung versorgt den Demultiplexer mit einem alternierenden "l" - "θ" Muster derjenigen Art, die häufig in bekannten Demultiplexern zum Zwecke der Rahmenbildung verwendet wird. Es dürfte klar sein, daß entweder das S-Bit oder das P-Bit zur Herstellung des komplementären Paares benutzt werden kann. Ander gesagt, das S-Bit und das P-J3it können im Rahmenintervall vertauscht werden, ohne den Rahmen der vorliegenden Erfindung zu verlassen. Außerdem kann das Rahmenintervall durch ein gleiches Paar von Endstellen-Kontrollbits angeführt werden und das komplementäre Paar kann innerhalb des Rahmenintervalls angeordnet sein.

Wie oben erwähnt, enthält das P-Bit Informationen bezüglich der

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Parität. Das P-Bit -wird in einem P-Bit-Generator 150 erzeugt, der seine Informationen aus einem Paritätszähler 160 und einem Paritätszähler 170 ableitet. Alle drei Einheiten, nämlich der Generator 150 und die Zähler 160, 170 werden durch Zeitsteuerungssignale aus der Taktgenerator- und Zeitsteuerungsschaltung 130 aui eine Weise angesteuert, die sich am besten anhand der Zeile D in Fig. 3 beschreiben läßt. Wie später in Verbindung mit dem S-Bit erläutert wird, kann sowohl der Multiplexer als auch der Demultiplexer immer den Anfang der sechzehn Digitaldatengruppen feststellen, die dem Pl-Bit in einem Intervall mit vierundzwanzig Rahmen vorangehen, das nachfolgend auch als Überrahmen bezeichnet wird. Kurz gesagt, bildet man ein erstes Paritätsbit Pl über alle Datenbits aus den ungerade nummerierten Kanälen innerhalb von zwei aufeinanderfolgenden Rahmen beginnend nach S und endend vor dem Bit S. Eh zweites Paritätsbit P2 wird über alle Datenbits aus den gerade nummerierten Kanälen innerhalb der gleichen beiden Rahmen beginnend und endend an den gleichen Punkten gebildet. Pl und P2 werden also über ein Paritätsintervall erzeugt, das aus vier Gruppen von je acht- und vierzig Datenbus oder insgesamt 192 Bits besteht. Pl und P2 sind

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beide als gerade Parität ihres entsprechenden Paritätsintervalls definiert., d.h., Pl oder P2 ist "θ", wenn die Anzahl der ⁿl"-Bits für die entsprechenden 192 Bits gerade ist. Wenn die Anzahl der "!"-Bits für die jeweiligen 192 Bits ungerade ist, hat Pl oder P2 den Wert 1. Entsprechend der Darstelllang in Zeile D in Fig. 3 wird Pl in der ersten P-Bitstelle nach dem Zwei-Rahmen-Paritätsintervall und P2 in der nächsten P-Bitstelle nach dem Zwei-Rahmen-Paritätsintervall übertragen. Zusammengefaßt stellt das P-Bit also ein niederfrequentes Informationswort dar, das die Parität für sowohl die geraden als auch die ungeraden Kanäle über ein Intervall mit zwei Rahmen angibt. Der Paritätszähler 160 in Fig. 1 wird durch Zeitsteuerungssignale aus der Zeitsteuerschaltung 130 so angesteuert, daß er die digitalen "l"_Werte auf der Leitung 161 über das genannte Intervall mit zwei Rahmen summiert. Während des komplementären S-Paars, das dem Intervall mit zwei Rahmen folgt, wird das vom Paritätszähler 160 erzeugte Pl-Bit in einen Speicher im P-Bitgenerator 150 gegeben. Während des gleichen komplementären S-Paars nach dem Intervall mit zwei Rahmen wird das P2-Bit, das vom Paritätszähler 170 erzeugt wird, ebenfalls in den Speicher im P-Bitgenerator 150 gegeben.

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Während des ersten P-Intervalls nach dem Paritätsintervall mit zwei Rahmen gibt der P-Bitgenerator 150 das Bit Pl über die Leitung zur Multiplexschaltung 121 und das gleiche Bit Pl über die Leitung 126 zur Multiplexschaltung 122. Während des zweiten P-Intervalls nach dem in Zeile D der Fig. 3 angegebenen P ar it äts int ervall mit zwei Rahmen führt der P-Bitgenerator 150 das P2-Bit über die Leitungen 125 und 126 zu beiden Multiplexschaltungen.

Die durch das S-Bit bereitgestellte Information ist eine niederfrequente Information, die sich in erster Linie auf das Impulsstopfen bezieht. Das S-Bit stellt, gesehen über das Überrahmen-Intervall von 24 Rahmen ein Wort mit 24 Bit dar, das durch die in Zeile E in Fig. 3 angegebenen Buchstaben gekennzeichnet werden kann. Diese 24 S-Bit s, die während eines Intervalls von 24 Rahmen übertragen werden, lassen sich als S-Wort kennzeichnen. Den ersten drei Bits des S-Wortes, die in Zeüe E in Fig, 3 mit Ml, M2 und M3 bezeichnet sind, werden immer die logischen Werte "l", "θ" bzw. "1" gegeben. Diese drei Markierbits geben dem Demultiplexer die Möglichkeit, für den Überrahmen von 24 Rahmen eine Rahmenbildung durch-

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zuführen, um die Digitalinformationen mit Bezug auf das Stopfen und die Parität zu gewinnen. Für diese Rahmenbildung wird im Demultiplexer das "10l"-Muster der ersten drei Bits im S-Wort festgestellt. Wie sich später zeigen wird, ist abgesehen von Fehlern kein weiteres "101" -Muster im S~Wort vorhanden.

Die Synchronisation der Pseudo-Zufallswortgeneratoren im Multi plexer und Demultiplexer wird dadurch erreicht, daß sie einmal je Überrahmen in einem vorbestimmten Abstand nach den !' 101" -Markierbits auf "lllllll" zurückgestellt werden. Diese Rückstellung bewirken Zeitsteuersignale, die an beiden Enden des Systems durch eine Zeitsteuerschaltung geliefert werden.

Die zweite Gruppe von drei Bits im S-Wort, die in Zeile E in Fig. 3 mit X., X und X bezeichnet sind, werden entweder als "000" oder "111" übertragen und stehen für eine Leitungs-Schutzumschaltung im T4M-Trägersystem zur Verfügung. Die drei Bits können in anderen Anlagen für beliebige andere Zeichengabenzwecke benutzt werden. Die übrigen achtzehn Bits im S-Wort liefern eine Stopf-Information

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für die sechs Eingangskanäle. Die Stopfinformationsbits für den i-ten Kanal sind in Zeile E in Fig. 3 mit C₁, C und C bezeichnet. Jeder

11 Χω Iu

Kanal kann nur einmal während des Überrahmens von vierundzwanzig Rahmen mit einem zusätzlichen Bit gestopft werden. Wenn der i-te Kanal gestopft werden soll, so wird eine "1" in jedem der C-Bits übertragen, die diesem Kanal entsprechen. Wenn der i-te Kanal nicht gestopft werden soll, wird eine "θ" in jedem der entsprechenden C-Bitstellen übertragen.

Die Position, die jedes der S-Bits mit Bezug auf die Datenbits und die Paritätsbit einnimmt, ist in dem Überrahmen gemäß Fig. 4 dargestellt. Jedes der S-Bits im Überrahmen erscheint zusammen mit seinem Komplement am Anfang jedes Rahmenintervalls. Zusätzlich erscheint ein Paar gleicher P-Bits an einer Stelle in der Mitte des Rahmenintervalls. Gemäß Fig. 4 folgt das Pl-Paritätsbit dem S-Bit, das das erste Markierbit Ml enthält, und das P2-Paritätsbit folgt dem S-Bit, das das zweite Markierbit M2 enthält. Auf diese Weise werden Paritätsintervalle mit zwei Rahmen zu dem Überrah-.men starr in Beziehung gesetzt.

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Die Position aller S-Bits innerhalb des Überrahmen wird durch die Taktgeber- und Zeitsteuerschaltung 130 bestimmt. Während der Bit-Positionen Ml, M2 und M3 wird der S-Bitgenerator 110 durch die Zeitsteuerungssignale auf der Sammelleitung 135 veranlaßt, auf der Leitung 113 ein "l", ¹¹O", ^I!l"-Muster und auf der Leitung 114 ein "0", "1", ¹¹O"-Muster zu erzeugen. Während der C-Bitstellen im S-Wort wird der Generator 110 durch die Zeitsteuerungssignale auf der Sammelleitung 135 veranlaßt, die Stopfanforderung von dem jeweiligen Kanal abzutasten und daraufhin das entsprechende Stopfsignal auf den Leitungen 113 und 114 zu erzeugen. Auf diese Weise erzeugt die Taktgenerator- und Zeitsteuerschaltung 130 in Verbindung mit dem Synchronisationssteuer- und S-Bitgenerator 110 einen Überrahmen mit 24 Rahmen und bewirkt die Übertragung der gesamten Stopfinformation.

In dem Bitstromformat gemäß Fig. 4 haben die C-Bits der Kanäle 1, 3, 4 und 6 alle den Wert "θ", so daß kein Stopfen für diese Kanäle angezeigt wird. Dagegen weisen die C-Bitpositionen der Kanäle 2 und 5 den Wert "l" auf, so daß bei diesen Kanälen gestopft worden ist.

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Wie in Fig. 4 angegeben, findet das Stopfen für jeden Kanal statt, nachdem das dritte C-Bit für diesen Kanal vom Multiplexer ausgesendet worden ist. Im einzelnen wird das achte Datenbit des Kanals

i nach dem Erscheinen von C. immer dann gestopft, wenn der Synchro-ίο

nisierer dieses Kanals ein Stopfen angefordert hat. Empfangsseitig beachtet der Demultiplexer das achte Bit des Kanals i nach dem Auftreten von C nicht, wenn C₁, C und C den Wert "ill" haben. Dieser Stopfplatz liegt etwa in der Mitte zwischen den Endstellensteuerbits S und P, um die durch das Stopfen und das Vorhandensein der Bits S und P eingeführte Zitteramplitude von Spitze zu Spitze auf einem Minimum zu halten. Wie oben angegeben, kann jeder Kanal nur einmal während jedes Überrahmens gestopft werden.

Der Demultiplexer in Fig. 2 hat die umgekehrte Funktion wie der Multiplexer in Fig. 1. Der Bitstrom hoher Geschwindigkeit auf dem Übertragungskanal 200 wird durch den Demultiplexer in sechs Bitströme kleinerer Geschwindigkeit aufgeteilt, die in Fig. 2 mit Kanal 1 bis 6 bezeichnet sind. Viele der in Fig. 2 dargestellten

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Schaltungen arbeiten attf identische Weise wie die entsprechenden Schaltungen im Multiplexer gemäß Fig. 1. Demgemäß sind die Schaltungen in Fig. 2 mit Bezugsziffern versehen, deren Zehner- und Einerstellen gleich denen in Eg. 1 sind.

Der Bitstrom auf dem Übertragungskanal 200 wird dem Eingang eines "Verstärkers 290 zugeführt. Der Verstärker leitet aus der Bitfrequenz auf dem Übertragungskanal 200 ein Taktsignal ab, das über die Leitung 295 einer Rahmenbildungs - und Ze it steuerschaltung 230 zugeführt wird. Diese arbeitet identisch wie die Zeitsteuerschältung 130 und erzeugt Zeitsteuerungssignale für alle Schaltungen im Demultiplexer. Das Taktsignal auf der Leitung 295 ersetzt den Taktgenerator in der Zeitsteuerschaltung 130.

Nach einer Regenerierung werden die Datenimpulse vom Verstärker 290 dem Eingang einer Aufteilschaltung 280 zugeführt. Die Rahmenbildungs- und Zeitsteuerschaltung 230 erzeugt Betätigungsimpulse auf der Leitung 233, deren Frequenz gleich der halben Frequenz der Taktimpulse auf der Leitung 295 ist. Im Gegensatz zu den Taktimpulsen

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auf der Leitung 295 stehen die B et ätigungs impulse auf der Leitung 233 jedoch unter Steuerung der Schaltung 230. Das soll nachfolgend in Verbindung mit der Rahmenbildung noch beschrieben werden. Aufgrund der Betätigungsimpulse auf der Leitung 233 verbindet die Aufteilschaltung 280 ihren Eingang abwechselnd mit ihren beiden Ausgängen und verteilt demgemäß die Bits vom Verstärker 290 alternierend auf die Leitungen 261 und 2?2. Es wird also ein Bitstrom mit jedem zweiten Bit und der halben Frequenz des Bitstroms vom Üb ertragungs kanal 200 auf der Leitung 261 und ein zweiter Bitstrom mit der gleichen Frequenz aber den dazwischenliegenden Bits auf der Leitung 272 evzeugt. Nach der Rahmenbildung sind die Bits auf der Leitung 261 diejenigen, welche aus den ungerade num erierten Kanälen und die Bits auf der Leitung 272 diejenigen, die aus den gerade num erierten Kanälen gewonnen worden sind.

Der Bitstrom auf der Leitung 261 wird dem Eingang eines Modulo-2-Addierers 245 zugeführt. Diese Schaltung entwürfelt in Kombination mit dem Pseudo-Zufallswortgenerator 240 den Bitstrom auf der Leitung 261. Auf entsprechende Weise entwürfelt der Modulo-2«Addierer 246

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den Bitstrom auf der Leitung 272. Die entwürfelten Bitströme auf den Leitungen 223 und 224 werden dann von den Demultiplex schaltungen 221 und 222 verarbeitet, um die Informationsbits auf die Ausgangsanschlüsse der Demultiplexsehaltungen zu verteilen. Beide Demultiplex schaltungen arbeiten in Abhängigkeit von Zeitsteuerungssignalen, die von der Rahmenbildungs- und Zeitsteuerschaltung 230 geliefert werden.

Wie oben erwähnt, werden die S- und P-Bits des Bitstromes nicht verwürfelt, um eine von dem Bxtwürfelungsvorgang unabhängige Rahmenbildung zu ermöglichen. Zu diesem Zweck sperrt die Rahmenbildungs- und Zeitsteuerschaltung 230 die Aus gangs signale des Pseudo-Zufallswortgenerators 240 zu beiden Modulo-2-Addierern währen derjenigen Intervalle, zu denen die S- und P-Bits im Bitstrom auftreten. Zu Anfang kann natürlich die Rahmenbildungs- und Zeitsteuerschaltung 230 bei der Wahl der Bitpositionen für die S- und P-Bits fehlerhaft arbeiten. Der Rahmenbildungs- und Zeitsteuerschaltung 230 stehen jedoch die als S- und P-Bits gewählten Bits über die Leitungen 213, 214, 225 und 226 am Ausgang

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der Demultiplexschaltungen 221 -und 222 zur Verfügung.

Das Bit auf der Leitung 213 und das Bit auf der Leitung 214 werden den Eingängen einer EXKLUSIV-ODER-Schaltung innerhalb der Rahmenbildungs- und Zeitsteuerschaltung 230 zugeführt. Die Bits auf den Leitungen 225 und 226 werden ebenfalls den Eingängen einer zweiten EXKLUSIV-ODER-Schaltung innerhalb der Schaltung 230 zugeführt. Wenn diese die richtigen Bitpositionen für das S- und P-Bit gewählt hat, liefern die beiden EXKLUSIV-ODER-Schaltungen ein alternierendes "l" oder "θ"-Muster, das anzeigt, daß die Rahmenbildung erzielt worden ist. Wenn dieses alternierende "l" und "O"-Müster nicht vorhanden ist, veranlaßt die Rahmenbildungs- und Zeitsteuerschaltung 230 die Aufteilschaltung 280, 'ihre Bit-Verteilung um eine Bitposition zu verschieben. Diese Verschiebung von Bit-Positionen läuft weiter, bis ein alternierendes "l" und "o"-Muster für das komplementäre Paar von S-Bits und das Paar identischer P-Bits innerhalb der Rahmenbildungs- und Zeitsteuerschaltung 230 erreicht ist.

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Die P-Bits auf den Leitungen 225 und 226 werden ebenfalls den Eingängen eines P-Bit-Komparators 250 zugeführt. Ein dritter und vierter Eingang dieses Komparators erhalten Ausgangssignale von Paritätszählern 260 und 270. Der Komparator 250 vergleicht die Paritätsbits auf den Leitungen 225 und 226 mit den durch die Paritätszähler 260 und 270 erzeugten Paritätsbits. Auf diese Weise kann der P-Bit-Komparator 250 feststellen, wenn ein Fehler in den Bitstrom eingeführt worden ist, da dieser Fehler zu einer Nichtübereinstimmung zwischen den übertragenen und den erzeugten Paritätsbits führt. Da Paritätsbits im vorliegenden System sowohl für die geraden als auch die ungeraden Kanäle übertragen werden, kann das System Einzel- oder Doppelfehler feststellen, die entweder in benachbarten Bits oder in Bits auftreten, die um eine gerade Zahl von Bits getrennt sind.

Nach Erzielung der Rahmenbildung sucht die Rahmenbildungsund Zeitsteuerschaltung 230 bei den ihr über die Leitungen 213 und 214 zugeführten S-Bits nach dem ¹¹IOl"-Muster, um den Anfang des Überrahmens festzustellen. Nach Erkennung dieses "101- Musters

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entsprechend den M-Bits innerhalb des S-Wortes veranlaßt die Rahmenbildungs- und Zeitsteuerschaltung 230 über die Sammelleitung 235 die S-Bit-Empfänger- und Synchronisationssteuerschaltung 210 die ihr auf den Leitungen 213 und 214 zugeführte Stopfinformation aus den S-Bits aufzunehmen. Außerdem gibt die Rahmenbildungs- und Zeitsteuerschaltung 230 über die Sammelleitungen 227 und 228 Zeitsteuersignale zur P-Bit-Komparatorschaltung 250, um sicherzustellen, daß das Pl-Bit vom Paritätszähler 260 mit den P-Bits auf den Leitungen 225 und 226 während des P-Bitintervalls unmittelbar nach der ersten "l" im " 101"-Markierbitmuster verglichen wird. Das P2-Bit wird während des P-Bitintervalls nach der "θ" in den Markierbits verglichen.

Wie oben angegeben und in Fig. 4 dargestellt, geben "l"-Bits in' den Stopf-Steuerbitpositionen für jeden gegebenen Kanal an, daß dieser Kanal gestopft worden ist. Da S- und S insgesamt sechs Stopf-Steuerbits für jeden Kanal liefern, kann die Entscheidung, ob gestopft worden ist oder nicht, auf der Basis drei-aus-fünf erfolgen. Es läßt sich also eine Fehlerkorrektur von zwei Bits

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erzielen. Aufgrund von drei "l"-Bits wird der von der Synchronisations steuerschaltung 210 an den diesem Kanal entsprechenden Desynchronisierer gelieferte Betätigungsimpuls während der achten Bitposition nach dem letzten C-Bit gesperrt, das die Stopfinformation enthält. Auf diese Weise wird das gestopfte Datenbit, das zur Synchronisierung eines Eingangsbitstroms mit dem Multiplexer hinzugefügt worden ist, aus dem vom Desynchronisierer innerhalb des Demultiplexers gemäß Fig. 1 erzeugten Ausgangsbitstroms entfernt.

Die Bitströme niedriger Geschwindigkeit, die in Fig. 2 mit Kanal 1 bis 6 bezeichnet sind, stehen dann zur Übertragung an weitere Demultiplexer zur Verfügung, beispielsweise an das oben erwähnte M13-Digital-Multiplexsystem. Die Bitströme können dann weiter demultiplext werden, um die ursprüngliche niederfrequente Information wiederzugewinnen.

Der Fachmann erkennt, daß nur eine Rahmenbildung aufgrund des komplementären Paars von S-Bits und des Paars gleicher P-Bits erforderlich ist, um die richtigen Bits an den Kanalausgängen der

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Demultiplexschaltungen zu erhalten. Die Synchronisation bezieht sich auf das Impulsstopfen zur Erzeugung von Bitfrequenzen für die Eingangsbitströme, die dann leicht zur Bildung eines einzigen Bitstromes ineinander geschoben werden können. Die Rahmenbildung unter Verwendung der "101"-Markierbits betrifft die Herstellung eines Paritätsintervalls mit zwei Rahmen und die Herstellung des Überrahmens im Hinblick auf eine Synchronisationsinformation für den Demultiplex-Vorgang.

Es sind zahlreiche Abänderungen des erfindungsgemäßen Systems denkbar. Beispielsweise muß das eine Endstellen-Steuerbit nicht in der benachbarten Ziffernposition bezüglich des anderen Endstellen-Steuerbits des Paares sein. Die Endstellen-Steuerbits des komplementären oder des gleichen Paares können um eine vorbestimmte Anzahl von geraden Bitpositionen getrennt sein.

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Claims

BLUMBACH WESER BERGEN · KRAMER PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN Postadresse München: Patentccmsult 8 München 60 Racteckestraße 43 Telefon (089) 883603/883604 Telex 05-212313 Postadresse Wiesbaden: Patentconsuft 62 Wiesbaden Sonnenberger Straße 43 Telefon (06121) 562943/561998 Telex04-186237 - 39 - PATENTANSPRÜCHE

1. J. Vorrichtung zur Kombination einer Vielzahl von Eingangs-Datenbitströmen in einen einzigen Ausgangsbitstrora mit einem ersten Generator (HO) zur Erzeugung eines ersten Kontroll bit (S) aufgrund einer ersten Eigenschaft der Datenbitströme, einem zweiten Generator (150, 160, 170) zur Erzeugung eines zweiten Kontrollbit (P) aufgrund einer zweiten Eigenschaft der Datenbitströme,

einer ersten Multiplexschaltung (121), die eine Vielzahl von Ehgangsanschlüssen (1, 3, 5) besitzt, und.die Datenbits aus gewählten Eingangs-Datenbitströmen (CHl, CH3, CH5) mit dem ersten und zweiten Kontrollbit kombiniert, und mit einer ersten Vielzahl von Synchronisierschaltungen zur Ankopplung der gewählten Eingangsdatenbits an die Eingangsanschlüsse der ersten Multiplexschaltung,

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dadurch gekennzeichnet, daß die "Vorrichtung eine zweite Multiplexschaltung (122) aufweist, die eine Vielzahl von Eingangs anschluss en (2, 4, 6) besitzt, und die Datenbits aus den restlichen Eingangs-Datenbitströmen mit dem Komplement des ersten Kontrollbits (S) und mit dem zweiten Kontrollbit (P) kombiniert, ferner eine zweite Vielzahl von Synchronisierschaltungen zur Ankopplung der restlichen Eingangs-Datenbitströme (CH2, CH4, CH6) an die Eingangsanschlüsse der zweiten Multiplexs chaltung,

sowie eine Kombinier schaltung (180) zur Verschachtelung der Ausgangssignale der ersten und zweiten Multiplexschaltung,

und Steuerschaltungen (130), die Zeitsteuersignale (131; 132; 135; 127, 128; 133) an die erste und zweite Multiplexschaltung (121, 145; 122, 146) an den ersten und zweiten Generator (110; 150, 160, 170) und an die Kombinierschaltung (180) liefern, derart, daß der kombinierte Ausgangsbitstrom aufeinanderfolgende Bit-Rahmenintervalle aufweist,

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von denen jedes ein komplementäres Paar der ersten Kontrollbits (S, S) und ein gleiches Paar der zweiten Kontrollbits (P) an vorbestimmten Punkten innerhalb des Rahmenintervalls besitzt.

2. Vorrichtung nach Anspruch 1,
dadurch gekennzeichnet, daß die erste und zweite Vielzahl von Synchronisier schaltungen (101 - 106) auf die Frequenz ihrer Eingangs-Datenbitströme ansprechen und ein Stopf-Anforderungssignal aufgrund eines vorbestimmten Schwellenwertes erzeugen und daß der erste Generator (110) das erste Steuerbit (S) aufgrund einer sequentiellen Abtastung der Stopf-Anforderungs signale erzeugt.

3. Vorrichtung nach Anspruch 1,
dadurch gekennzeichnet, daß der zweite Generator folgende Baute ile aufweist:

einen ersten Paritätszähler (160), der auf das Ausgangssignal der ersten Multiplexschaltung (121) anspricht;

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einen zweiten Paritätszähler (170), der auf das Ausgangs signal der zweiten Multiplex schaltung (122) anspricht; einen Bitgenerator (15O)₁ der auf die vom ersten und zweiten Paritätszähler (160, 170) erzeugten Werte (Pl und P2) anspricht und das zweite Steuerbit (P) erzeugt, das an die erste und zweite Multiplex schaltung (121, 122) angekoppelt (über 125 und 126) ist.

4. Vorrichtung nach Anspruch 3,

gekennzeichnet durch
folgende weitere Bauteile:

eine erste und eine zweite Modulo-2-Addierschaltung (145, 146), die an den Ausgangsanschluß (123, 124) der ersten bzw. zweiten Multiplexschaltung (121, 122) angekoppelt sind; einen Pseudo-Zufallswortgenerator (140), der in Abhängigkeit von der Steuerschaltung (130) ein Pseudo-Zufallswort (PRW) und dessen Komplement (PRW) an einem Eingangs ans chluß der ersten und zweiten Modulo-2-Addierschaltung erzeugt.

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