DE2430362A1

DE2430362A1 - Multiplex-/demultiplexeinrichtung

Info

Publication number: DE2430362A1
Application number: DE2430362A
Authority: DE
Inventors: Jun Michael Peter Cichetti
Original assignee: Western Electric Co Inc
Current assignee: AT&T Corp
Priority date: 1973-06-26
Filing date: 1974-06-25
Publication date: 1975-01-23
Also published as: DE2430362C2; IT1014375B; NL7408278A; US3824543A; JPS5712339B2; GB1452581A; JPS5038407A; SE391431B; CA1018291A; FR2235552A1; FR2235552B1; BE816842A; SE7408024L; AU7026674A

Description

OLUr,1.;-;AOH ./.WESER · ^-LrtO'-;,! & KR^.v^R

PATENTANWÄLTE IN WIESBADEN UWD MÜNCHCM

D-M IN i. !'. G. BLUMFACH . DIPL.-PHYS. DR. W. WESER . D.TL.-ING. DR. JUR. P. BEkGtN DIPL-ING <t KRAMFR

WiWuADEN · SONNiNBSRGER STRASSE 43 · TEL. (06121) 5ο2ίΜ3, 56ΪΡ98 MÜNCHEN' '

WESTERN ELECTRIC COMPANY M.-P,- Cichetti jr.-

Incorporated . Case 4

NEW YORK, N. Y, ■ ¹USA

Multiplex-ZDemultiplexeinrichtung

Die Erfindung betrifft eine Multiplex~/Demultiplexeinrichtung
für digitale Daten nach dem Oberbegriff des Anspruchs 1,-

Bei bekannten Atisführungsformen von Nachrichtenübertragungs- i

■ · I

systemen bedienen Übertragungssammelleitungen eine Mehrzahl ;

von digitalen Signalkanälen auf Zeitmultiplexbasis,- Benutzer, die j

Zugriff zu einem solchen Nachrichtenübertragungssystem wünschen,

- j

benötigen eine.Terminal-Einrichtung, die in der Lage sein muß, j

sowohl digitale Signale auf die" Zeitmultiplex-Sammelleitung zu übertragen, als auch digitale Signale von dieser abzunehmen.-· Eine
solche Einrichtung ist normalerweise in zwei Abschnitte unterteilt:
den Multiplexer für die Übertragung der digitalen Signale auf die '

Sammelleitung und den Demultiplexer für die Abnahme der digitalen Signale von der Sammelleitung.·

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Multiplexer und Demultiplexer sind an sich bekannt. Die Multiplexer sammeln digitale Signale von einer Mehrzahl von ankommenden Leitungen, bringen diese digitalen Signale in eine seriale Form und fügen jedes digitale Signal in eine Zeitscheibe in einem Zeitrahmen der Zeitmultiplexsammelleitung ein„ Die Demultiplexer empfangen einen Strom serialer digitaler Signale von der Zeitmultiplexsammelleitung, trennen den serialen Strom in separate digitale Signale und verteilen diese separaten^Λ digitalen Signale auf eine Mehrzahl von abgehenden Leitungen.

Bekannte Multiplexer und Demultiplexer verwenden bekannte Ausführungsformen digitaler Logikkonfigurationen, um die zuvor erwähnten Funktionen auszuführen. Die Multiplexer verwenden typischerweise Pufferspeicher, wie beispielsweise ein Schieberegister, für jede ankommende Leitung, um die ankommenden digitalen Signale zu speichern. Die in jedem Schieberegister einer Leitung gespeicherten digitalen Signale werden dann zu einem Segment oder einem Teil eines Schieberegisters für die abgehende Sammelleitung übertragen. Die digitalen Signale von verschiedenen ankommenden Leitungen werden auf diese Weise verschachtelt, sie bilden

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einen Rahmen und werden auf die Zeitmultiplexsaminelleitung hinausgeschoben. In.ähnlicher Weise ist es bei den Demultiplexern bekannt, ein Schieberegister für eine ankommende Leitung au verwenden, um darin die serialen digitalen Daten von der Zeitmultiplexsanimelleitung zu speichern. Die digitalen Signale, die in jedem der verschiedenen Teile des Schieberegisters der ankommenden Sammelleitung gespeichert sind, werden dann zu den entsprechenden Schieberegistern der Leitungen übertragen, die jeder abgehenden Leitung zugeordnet sind. Die Leitungsschieberegister werden dann auf die abgehenden Leitungen ausgelesen.

Bei bekannten Konfigurationen verwendet daher der Multiplexer ein Register für eine abgehende Sammelleitung und eine Mehrzahl von Registern für die ankommenden Leitungen, während ein Demultiplexer ein Register für die ankommende Sammelleitung und eine Mehrzahl von Registern für die abgehenden Leitungen verwendet. Ein größer Teil der digitalen logischen Schaltungsanordnung, die in dem Multiplexer verwendet wird, ist daher im Demultiplexer doppelt vorhanden. Da der Multiplexer ausschließlich zur Übertragung digitaler Signale in einer Richtung (von den Leitungen auf die Zeitmultiplexsammelleitung) verwendet wird, während

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der Multiplexer ausschließlich dazu dient, digitale Signale in der anderen Richtung (von der Zeitmultiplex Sammelleitung zu den Leitungen) zu übertragen, war diese Duplizierung bisher unvermeidli eh.

Die Technik der gemeinsamen Verwendung logischer Schaltungen, als Hilfsmittel zur Verringerung der Duplizierung logischer Einrichtungen wurde bisher in Zeitscheiben-Austauschern verwendet. Die Funktion eines Zeitsciaeiben-Austauschers besteht in dem Austausch digitaler Signale, die eine erste Zeitscheibe in einem Zeitmultiplexrahmen auf einer Leitung besetzen mit einem

digitalen Signal, das eine zweite Zeitscheibe in einem Zeitmultiplexrahmen auf einer zweiten Leitung einnimmt, wobei beide Leitungen mit der gleichen Datenübertragungsgeschwindigkeit arbeiten. Es ist ferner bekannt, die vorstehend erwähnte Funktion durch die Verwendung eines einzigen Registers für jede Leitung auszuführen, wobei jedes Register eine solche Anzahl von Stufen aufweist, die der Zahl der Zeitscheiben in dem Zeitmultiplexrahmen entspricht. Während des Zeitmultiplexrahmens werden digitale Signale, die von der ankommenden Seite jeder Leitung erhalten werden, in dem Register gespeichert, während digitale Signale, die zuvor in dem

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Register gespeichert (und von der anderen Leitung empfangen wurden) gleichzeitig zu der abgehenden Seite der Leitung übertragen werden. Zwischen den Rahmen werden die digitalen Signale, die in jedem Register gespeichert sind, auf parallele Weise ausgetauscht, mit Hilfe einer Anordnung logischer Tor schaltungen, die die Folge der digitalen Signale neu ordnen, indem sie ein digitales Signal von jeder der Stufen in dem einen Register in jede Stufe des anderen Registers eingeben.

Bei dem Versuch, diese zuletzt erwähnte Technik auf bidirektionale Multiplexer/Demultiplexer anzuwenden, tritt jedoch das Problem

auf, daß die Leitungsregister mit der Übertragungsgeschwindigkeit der Daten auf der Leitung arbeiten müssen, während die Sammelleitungsregister mit der Geschwindigkeit der Datenübertragung auf der Sammelleitung arbeiten müssen, wobei diese Übertragungsgeschwindigkeiten sich sehr wesentlich voneinander unterscheiden.

Es ist daher die Aufgabe der vorliegenden Erfindung, dieses Problem, das sich aus der Unterschiedlichkeit der Übertragungsgeschwindigkeiten der Daten auf der Sammelleitung und der

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•Datenleitung ergibt, auf wirtschaftliche Weise zu lösen.

Gelöst wird diese Aufgabe der Erfindung durch die in dem Anspruch 1 angegebenen Merkmale.

Weitere Vorteile, Weiterbildungen, vorteilhafte Ausgestaltungen und technische Merkmale sind den Unteransprüchen zu entnehmen.

Durch die Erfindung wird also der Vorteil erreicht, daß eine aus Kostengründen unerwünschte Duplizierung logischer Schaltungsanordnungen vermieden werden kann, so daß sich nach der Lösung des Geschwindigkeitsanpassungsproblems der Datenübertragung auf der Sammelleitung und den angeschlossenen Leitungen insgesamt eine wirtschaftlich sehr günstige Multiplex-/ Demultiplexeinrichtung ergibt.

Der Vorteil geht insbesondere aus den nachstehenden Erörterungen hervor.

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Bei einem gewählten-Ausführungsbeispiel ist der ankommenden und der abgehenden Seite jeder Leitung ein einziges Leitungsregister zugeordnet. Das Register der Zeitmultiplexsämmel-.leitung verfügt über eine Mehrzahl von Abschnitten, wobei die Zahl der Abschnitte gleich der Zahl der Leitungsregister ist. Während eines ersten Intervalls des Zeitmultiplexrahmens werden die Signale von wiederankommenden Leitungen in das Leitungsregister eingeschrieben, während die Datensignale, die von der Sammelleitung gesammelt werden und zuvor in dem Leitungsregister gespeichert würden, gleichzeitig auf die abgehende Leitung ausgelesen werden. Während des gleichen Intervalls werden die Datensignale der Sammelleitung auf die verschiedenen Abschnitte des Sammelleitungsregisters verteilt, während Datensignale, die von den ankommenden Leitungen zusammengestellt und zuvor in dem Sammelleitungsregister gespeichert worden waren, auf die Zeitmultiplex-Sammelleitung übertragen werden. Während eines zweiten Intervalls des Zeitmultiplexrahmens (während Synchronisationssignale auf die Sammelleitung übertragen werden) werden die Datensignale der Sammelleitung, die in jedem der verschiedenen Sammelleitungsregister-Abschnitten gespeichert

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wurden, zu einem bestimmten Leitungsregister übertragen, wohingegen die Datensignale der ankommenden Leitungen, die in jedem der Leitungsregister gespeichert wurden, gleichzeitig zu einem bestimmten Sammelleitungsregisterabschnitt übertragen werden. Zur Vereinfachung der für diese Übertragung notwendigen Logik wird zwischen einem Leitungsregister und einem Sammelleitungsregisterabschnitt in vorteilhafter Weise ein serialer Austausch vorgenommen, der von einem * einzigen Pfad zwischen den Leitungsregistern und den Sammelleitungsregisterabschnittcn übernommen wird.

Die Datensignale werden von den Leitungen in die Leitungsregister eingelesen und aus den Leitungsregistern auf die Leitungen mit einer niedrigen Datenleitungsgc sch windigkeit ausgelesen, wohingegen die Datensignale von der Zeitmultiplex-Sammelleitung in das Sammeileitungsregister eingelesen und aus dem Sammelleitungsregister auf die Zeitmultiplex-Sammelleitung mit höherer Datensammelleitungsgeschwindigkeit ausgelesen werden. Während des zweiten Intervalls des Zeit-

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naultiplexrahmea& werdeil die Daten signale seriell zwischen den Leitungsregistern und den Sammelleitungsregisterabschnitten mit der höheren: Datengeschwindigkeit der Sammelleitung aus- . getauseht. Insbesondere werden die Datensignale seriell vom Ausgang jedes Leitungsregisters in einen bestimmten Sammel- . lieitungsregisterabschnitt ausgelesen und die Datensignale werden seriell von dem Ausgang jedes Sammelieittingsregisterabschnitts . in ein bestimmtes Leitungsregister mit der höheren Datengesehwindigkeit der Sammelleitung ausgelesen. Während des ersten Intervalls werden die Leitungsregister mit der Datengeschwindigkeit .der Leitung mit Hilfe einer ersten Täktquelle getaktet, während das .Sarnmelleitungsregi.ster von. einer zweiten Taktquelle mit der I>at enge sßhwindigkeit der Sammelleitung ze it Ii eh getaktet wird:» Während -.dies zweiten Intervalls wenden die Ausgänge dier ersten faktquelle u.nd der zweiten.Taktquelle in vorteilhafter Weise kombiniert, so daß sowoiil die Leitmngsregister als aueh das SaajmeHeitungsregister mit der Daiengeschwindigkeit der· Sammel-Jeitung getaktet werden..

Aufeinander folgende Sammelleittingsregisterabsefenitte sifed¹. in pen von Afesehjmitten angeordnßiU E)fe Datensipaale dler .

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Zeitmultiplexsammelleitung werden auf die aufeinanderfolgenden Abschnittsgruppen während des ersten Intervalls verteilt, Während des übrigen Teils des ersten Intervalls werden die in jeder Abschnittsgruppe ges-peicherten Signale durch die aufeinanderfolgenden Gruppenabschnitte durchlaufen gelassen (sie zirkulieren), während die Datensignale auf die übrigen Gruppen der Sammelleitungsregisterabschnitte verteilt werden«

Im folgenden wird ein Äusfuhrungsbei spiel der Erfindung beschrieben.. Es zeigeni

Fig., 1 em Bkockschaltbild eines bidirektionaler*

feweiseitigenl MufCiplexe^Denaultiplexers, in dein die Erfiadäing realisiert istj

Fig. 2^! eime sehematische Darstellung des Formates

eines Zeilnualtiplexrabnieiis, der im Zrasam-%mien&.ang xmt «fer Einrichtung, aachi Fig. 1 wirdy.

^fefee ®daematisefei& DarsteMtetg: vom Einzeliteilea feeziigpicläi diesr l

. und Register, die in dem bidirektionalen

Multiplexer/Demultip] cxcr. verwendet : werden;

Big. 4 eine schematische Darstellung der Talct

geber- und Stcuerschaltungen, die mit den Registern und logischen Tor schaltungen zusammenarbeiten, und

Fig. 5 eine Darstellung verschiedener Zeittakt

signale, die von den Taktgeber- und Steuerschaltungen erzeugt v/erden.

Die in Fig. 1 dargestellten Blöcke geben Anordnungen an, die zur Zusammenstellung von Datensignalen der ankommenden Seite mehrerer zweiseitige Leitungen (Ll bis L23) für eine Übertragung auf die abgehende Seite einer zweiseitigen Zeitmultiplex-Sammelleitung (Anschluß 115) verwendet werden, wobei diese Einrichtungi η auch dazu dienen, Datensignale von der ankommend!;n Seite der Zcilmultiplex-Sammellcitung (Anschluß 114) für die

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Übertragung auf die abgehende Seite der Leitungen zu empfangen, Jede Leitung trägt in vorteilhafter Weise Datensignale in der Form von MuItibit-Datenbytes in einer Zeitmultiplexfolge. Jedes Datenbyte einer ankommenden Leitung besteht vorzugsweise aus acht Bits, die in einer Zeit scheibe des Rahmens auf der abgehenden Seite der Zeitmultiplex-Sammelleitung zusammengestellt und plaziert sind. Die Zeitscheiben in jedem Rahmen sind für die einzelnen Leitungen reserviert. Umgekehrt wird das Datenbyte in jeder Zeit scheibe auf der ankommenden Seite der Sammelleitung auseinandergenommen und zu der abgehenden Seite der entsprechenden Leitung übertragen.

Ein geeignetes Sammelleitungs-Zeitmultiplcxrahmenformat ist in Fig.- 2 dargestellt. Es besteht aus einem 193 Bit umfassenden Rahmen, der in 24 Bytes je vier Bit plus ein zusätzliches Bit unterteilt ist. Die ersten dreinundzwanzig Bytes eines Rahmens sind Datenbytes, die zur Übertragung der Information für den Austausch mit den dreiundzwanzig Leitungen dient. Die letzten neun Bits des Rahmens (das 24. Byte plus das 193. Bit) dienen zur LcitungKsynchronisierung, Steuersignalgabe oder für andere

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konventionelle Verwalίungsfunktionen.

Die in Fig, 1 dargestellte Einrichtung enthält einen Taktgeberund Steuerschaltung 100 sowie Schaltungsmodule 101 bis 1OG. Jeder Sdialtungsmodul 101 bis 105 steuert den Austausch von Datensignalen zwischen der Zeitmultiplex-Samrnelleitung und vier Leitungen, während der Schaltungsmodul 106 den Austausch von Datensignalen zwischen der Zeitmultiplex-Samrnelleitung und.""-den-Leitungen L 21 - L 23 steuert. Die Taktgeber- und Steuerschaltung. 100 erzeugt Steuersignale PGSl bis PGSÖ, die über entsprechend bezeichnete Leitungen jeweils zu den Modul 101-106 übertragen werden. Die Taktgeber- und Steuerschaltung erzeugt ferner die Steuersignale PSYNC und PSYNC , die über die exit sprechend bezeichneten Leitungen zu allen 6 Modul, übertragen werden. Die Taktgeber- und Steuerschaltung 100 erzeugt darübcrhinaus auch die Taktsignale LC, UC und WCLK, die zu allen sechs Modul übertragen werden,- Die Zeittakter des Taktgebers und die Steuersignale, sowie deren Funktionen werden später noch ausführlich beschrieben werden.■

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Die Dnte-nsi^iKile werden auf die Zeitimütiplex-Sianrrielle'tung aufje^ebcn und von diener entnommen auf ZcILrahmonbasis. Die Datensignilc auf dor ankommenden Seite der Zeit multiplex ~ San.mellcitung werden über den Anschluß 114 empfangen und zu den sechs Sclialtungsmod'Jn über die Törschaltungen 107 bis 112 übertragen. Das Tor 107 wird von dem Steuersignal PGSl während der ersten 32 Bits des Rahmens geöffnet.-Dieses ermöglich den ersten vier Datenbytes des Sammelleitungsrohme-ns an der ankommenden Seite der Sammelleitung eine Übertragung zu dem Modul 101, wobei sie mit der Geschwindigkeit des LC-Taktes eingegeben werden,- So wie diese vier Datenbytes in den Modul 101 hineingetaktet werden, werden die vier Datenbytes,, die zuvor von den ankommenden Leitungen Ll bis L4 zusammengestellt wurden (wie unten beschrieben) herausgetaktet und mit der Geschwindigkeit des LC-Taktes auf die abgehende Seite der Sammelleitung über das ODER-Tor und den Anschluß 115 übertragen,-

Das Tor 108 wird von dem Steuersignal PGS2 während der zweiten 32 Bits des Rahmens geöffnet,- Dieses gestattet nun seinerseits den zweiten vier Datenbytes in dem Sammelleitungsrahmen

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von der ankommenden Seite der Sammelleitung in den Modul 102 einzulaufen, sowie den vier Datenbytes, die zuvor von den ankommenden Leitungen L5 - L8 zusammengestellt wurden, eine Übertragung auf die abgehende Seite der Sammelleitung,-Dieses -Verfahren wird solange fortgesetzt, bis 23 Datenbytes von der ankommenden Seite der Sammelleitung in den entsprechenden Sehaltungsmoduln gespeicheil wurden und 23 Datanbytes von den ankommenden Leitungen auf die abgehende Seite der Sammelleitung übertragen wurden.

In dem Maße, wie der zuvor erwähnte Austausch zwischen den Sehaltungsmoduln und der Sammelleitung andauert, erfolgt auch ein Austausch zwischen den Schaltkreismoduln und den Leitungen L] bis L23. Das Steuersignal PSYNC i:,t während des letzten oder 193·.- Bits eines Sarnmelleilungsrahmenr·: und während der ersten 23 Bytes des nächsten Sammelleitungsrahmens eingeschaltet (Signalpegel hoch). Dieses Interval des Steuersignales PSYNC mit hohem Signal pe gel wird im folgenden als "Datenini ei vall" bezeichnet. Während des Dileiiinie.rvalls werden die 8 Bits eines Datenbytes von der ankommenden Seite jeder Leilunf*

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zu dem zugeordneten Schaltungsmodul übertragen, wobei das Datenbyte mit der Geschwindigkeit des UC-Taktes hereingenommen wird. So wie diese Datanbytes in die entsprechenden Schaltungsmoduln einlaufen, werden die zuvor von der ankommenden Seite der" Sammelleitung (wie unten beschrieben) zusammengestellten Datenbytes auf die abgehende Seite der Leitungen mit der Geschwindigkeit des W CLK-Takt es herausgetaktet. Dieses Verfahren wird fortgesetzt, bis ein 8 Bit langes Datenbyte von jeder Leitung in dem entsprechenden Schaltungsmodul gespeichert wurde und ein 8 Bit langes Datenbyte, das zuvor von der ankommenden Seite der Sammelleitung zusammengestellt wurde, auf jede der abgehenden Leitungen herausgetaktet wurde,-

Nach der Vervollständigung der zuvor erwähnten Austauschoperation, die während des Datenintervalls des Rahmens auftritt, wird das Steuersignal PSYNC abgeschaltet (niedriger Signalpegel).· Das Steuersignal PSYNC nimmt den hohen Signalpegel für die Dauer von 8 Bits an, die dem Datenintervall folgen. Diese 8 Bit - Zeit scheibe wird im folgenden als "Steuerintervall¹¹ bezeichnet,-

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Während des Steueriiitervalls werden die Datenbytes von der ankommenden Seite der Sammelleitung für die Übertragung zu den abgehenden Leitungen während des nächsten Rahmens vorbereitet, während die Datenbytes von den ankommenden Leitungen für eine Übertragung auf die abgehende Seite der Sammelleitung während des nächsten Rahmens vorbereitet werden. Während des 193. Bits wird das Signal PSYNC wieder eingeschaltet (hoher Signalpegel) und es wird im nächsten Rahmen der zuvor erwähnte Austauschprozeß wiederholt.

Die in Fig, 3 dargestellte Schaltungsanordnung enthält die typischen Komponenten der Schaltungsmoduln 101 - 106, wie beispielsweise des Schaltungsmoduls 101„- Die in Fig. 5 dargestellten Signale werden von der Taktgeber- und Steuerschaltung 100 erzeugt, wobei ausgewählte Signale zu den Moduln 101 übertragen werden, so wie es ausführlich im Zusammenhang mit Fig.- 1 erläutert wurde. Die Beziehung zwischen den Signalen in Fig.· 5 und dem in Fig. 2 gezeigten Sammelleitungsrahmen kann dadurch sichergestellt werden, indem die Fig. 2 und 5 in eine solche Lage gebracht werden, daß die "Start des Rahmens"-

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Marke A und die "Ende des Rahmens"-Marke B aufeinander ausgerichtet sind. Im folgenden wird die Erzeugung der in Fig. 5 dargestellten Signale ausführlich beschrieben. ■

Die in Fig. 3 dargestellte Schaltung sammelt Datensignale von 4 ankommenden Leitungen, beispielsweise den Leitungen Ll bis L4,und überträgt die zusammengestellten Datensignale zu der abgehenden Seite der Zeitmultiplex-Sammelleitung,-Die Schaltung empfängt auch Datensignale von der ankommenden Seite der Zeitmultiplex-Sammelleitung und verteilt die empfangenen Datensignale auf 4 abgehende Leitungen, beispielsweise die Leitungen Ll - L4. Die Leitungsregister (10, 30, 50, 70) sind 8-stufige Schieberegister, die mit dem Taktsignal UC getaktet werden,-Die Summelelitungsregisterabschnitte (20, 40, 60, 80) sind ebenfalls 8-stufige Schieberegister, die jedoch mit dem Taktsignal LC getaktet werden,- Die Leitungs-Flip-Flops (15, 35, 55, 75) werden zeitlich von dem Taktsignal WCLK getaktet. Die Sammelleitungsregisterabschnitte (20, 40, 60, 80) in jedem Schaltungsmodul bilden eine Gruppe von Abschnitten mit den Gruppen von Abschnitten in allen Moduln, die das vollständige Sammelleitungsregister bilden,-

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In- l^?ig. - 5 ist zu sehen, daß beim Start des SammeHeitungsrahmens das Steuersignal PGSl eingeschaltet ist (hoher Signalpegel)., das Steuersignal PSYNC ausgeschaltet (niedriger Signalpegel) und das Steuersignal PSYNC eingeschaltet (hoher Signalpegel) ist. Das eingeschaltete Steuersignal PGSl öffnet die Tore 107 und 134, während das Signal PSYNC die Tore 302, 308, 310, 316, 318, 324, 326 und 333 öffnet,- Die Datenbytes von der ankommenden Seite der Sammelleitung werden daher von dem Anschluß 114 über das Tor 107, das ODER-Tor 332 und den Inverter 335 zu dem Sammelleitungsregisterabschnitt 80 übertragen,- Der Q-Ausgang des Sammelleitungsregister-Abschnitles 80 ist über das Tor 324, das ODER-Tor 323 und den Inverter mil dem Eingang des Sammelleitungsregisters 60 verbundcn,-Daher werden, sowie Datenbits in und durch den Sammelleitungsregisterabschnitt 80 geschoben werden, vorher gespeicherte Datenbits aus dem Sammelleitungsregisterabschnitt 80 heraus und in den Sammelleitungsregisterabschnitt 60 hinoingeschoben,-Die übrigen Sammelleitungsregislerabschnitte 40 und 20 sind in ähnlicher Weise in Reihe geschaltet, wobei 8 Bit lange Datenbytes vom Sammelleitungsregister 60 zu dem Sammelleitungsregislerabschnitt

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(über die Tore 316, 315) und von dem Sammelleitungsregisterabschnitt 40 zu dem Sammelleitungsregislerabschnitt 20 (über
die Tore 308, 307) Hießen,-Die Ausgangs signale des Q-Ausganges des Sammclleitungsregisterabschnittes 20 wird über das Tor 333 zu dem Eingang des Tores 331 übertragen,- Die Ausgangssignale des Q-Ausgongs des SammelleitiHigsregisterabschnittes 20 wird über das Tor 334 zu dem Eingang des Tores 331 und zu dem
Tor 113, das in Fig. 1 dargestellt ist, übertragen,-

Die Eingangs signale des Tores 331, die von den Toren 333
und 334 herrühren, sind komplementär, wodurch sie den
Ausgangspegel am Tor 331 niedrig halten, und so verhindert wird, daß die Datenbytes vom Ausgang des Sammelleitungsregistersbschnittes 20 zu dem Sammelleitungsregisterabschnitt 80
gelangen. Die Datenbytes vom Sammelleitungsregisterabschnitt 20, die durch das Tor 334 fließen, werden jedoch zu der abgehenden Seite der Zeitmultiplex Sammelleitung über das Tor 113 übertragen«- Auf diese Weise werden, wie die Datenbytes in die Sammelleitungsregisterabschnitte von der ankommenden Seite der Zeitmultiplex Sammelleitung hineingetaktet werden, die zuvor
gespeicherten Datenbytes (zusammengestellt von den ankommenden

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Leitungen) in din S'imirieliortuiigsregislerabHchnitto ucr abgebenden Seite, der· Zeitmultiplex-Sammelcitung hernusgetakloi.

Der Austausch der Datenbytes mit der Sammelleitung, der soeben beschrieben wurde, findet bezüglich des Moduls 101 weiterhin statt, so lange wie das Steuersignal PGSl eingeschaltet ist. Das Steuersignal PGSl wird jedoch nach den ersten 32 Bits des Rahmens abgeschaltet.· Am Ende des 32.- Bits, des Bits der ersten 4 Datenbytes auf dem ankommenden Sammelleitungsrahmen, füllt nun die Stufen der Sammelleitungsregisterabschnitte 20, 40, 60, 80 des S.chaltungsmoduls 101..-Es ist. jetzt wünschenswert, diese Datenbytes dort so lange aufzubewahren, bis das Steuerintcrvall (Bits 185 - 192) ankommt, ,zu welchem Zeitpunkt d.onn ein Austausch von Datenbytes zwischen der Leitung und den Sammelleitungsregisterabschnitten vorgenommen werden wird (wie noch später ausführlich erläutert wird).-Anstelle den Taktgeber zu stoppen, ist es vorteilhafter, diese Datenbytes durch die Gruppen der Samnielleitungsregisterabschnitte (20, 40, 60, 80) weiter umlaufen zu lassen.· Dieses wird auf folgende Weise realisiert: Wenn das Signal PGSl. abgeschaltet

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wird, werden die Tore 334 und 107 geschlossen.·· Das geschlossene Tor 107 verhindert, d;iß Dntenbyles von der ankommenden Seite der Zeitmultip]ex-Sammelleitung in den Sammelleitungsregisterabschnitt 80 gelangen.. Das geschlossene Tor 334 dagegen trennt das komplementäre Signal von dem Tor 331 und dem O-Ausgang des Sammeleleitungsregisterabschnittes 20 ab und überträgt dieses Signal über die Tore 333, 331 und 332, sowie den Inverter 335 zu dem Eingang des Sammelleitungsregisterabschnittes 80. Daher beginnen die nun in der Gruppe der Sammelleitungsregisterabschnitte 20, 40, 60, 80 enthaltenen Datenbytes mit der Geschwindigkeit des Taktes LO umzulaufen. Die vier Daten!>3"tes, die in der Gruppe derSammelleitungsregisterabsclinitte gespeichert sind, laufen Zirkulieren) bis zum Beginn des Steüeriiitarvalles um,-Die vier in dem Schaltungsmodul 101 gespeicherten Datenbytes vervollständigen einen Umlaufzyklus durch die Abschnittsgruppe, während alle Schaltungsmoduln 102 - 105 vier Datenbytes mit der Zeitmultiplexsammelleitung austausdvn.- Drei Viertel eines Umlaufzyklus ist dann vollendet, wenn der Modul 106 3 Datenbytes mit der ZeitmultiplexsammeHeitung ausgetauscht hat,- Daher werden zu Beginn

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des SteuerintcrvaÜs die 4 in dem Schaltungsmodul 101 gespeicherten Datenbytes 4 und 3/4 Umlaufzyklen dur.ch die Sainmelleitungsregisterabschnittgruppe durchgeführt haben,-Daher ist auch das erste von dem Modul empfangene Datenbyte nun in dem Sammelleitungsregisterabschnitl 40 gespeichert.· Das zweite Datenbyte ist nun im Sammelleitungsregisterabschnitt 60, das dritte in dem Abschnitt -80 und das vierte Datenbit im Sammelleitungsregisterabschnitt 20 gespeichert,-

' Wie Fig.* 5 weiter zeigt, ist am Ende der ersten 32 Bits des Rahmens zu sehen, daß wenn der Pegel des Signals PGSl abfällt, der Pegel des Signals PGS2 ansteigt,- Dadurch wird das Tor 108 (Fig, 1} geschlossen und das zuvor für den Schaltungsmadul 101 beschriebene Verfahren für den Modul 102 wiederholt um die zweiten vier Dataiibytes des ankommenden Sammelleitungsrahmens gegen die Datenbytes, die von den ankommenden Leitungen L5: - L8 gesammelt wurden, auszutauschen,- Nach 64 Bits des Rahmens fällt das Signal PSG2 wieder ab, und die 4 Datenbytes von der

ankommenden Sammelleitung, die im Schaltungsmodul 102 gespeichert Kind, beginnen mit dem gleichen Umlaufprozeß, der

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zuvor für den Schaltungsmodul 101 boschi-ieben wurde. Die Datenbjtes vollenden auch hier 3 3/4 Umlauf zyklon, bevor dun Steuerintcrvall beginnt,-Die Schallungsmoduln 103 - 105 iühreii ähnliche Operationen aus, wenn ihre entsprechenden PGS-Signale ansteigen, wobei sie auch ähnlichen Umlaufmustern folgen. Dem Modul 1OG ist der Austausch der letzten 3 Datenbytes der ankommenden Sammelleitung mit den 3 von den ankommenden Leitungen L21 - L23 gesammelten Datenbytes vorbehalten. Diese Datenbytes werden nicht in Umlauf gegeben, da das Steuerintervall sofort nach der Speicherung dieser Daten im Schallungsmodul 106 auftritt,- Dagegen werden diese drei Datenbytes in den Abschnitten 40, 60 und 80 zu Beginn des Steuerintervalls gespeichert,- Es ist daher offensichtlich, daß der Schallungsmodul 106 die gleiche Anordnung aufweist, wie die übrigen Moduln, mit der einzigen Ausnahme, daß der SammelleitungsregisterabschnÄtt 20 nicht zur Speicherung der Datenbytes von der ankommenden Seite der Zeitmultiplex-Sammelleitung verwendet wird.

Mit dem Austausch der Datenbytes, der weiterhin zwischen der Zeitmultiplex-Sammelleitung und den Sammelleitungsregister-Abschnitten weitergeführt wird, wird auch ein Austausch von

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Datenbits zwischen den Leitungen und den Leitungsregistorri vorgenommen. Jedes Leitungsregister wird von dem Taktsignal UC und jedes Leitungs-Flip-Flop von dem Taktsignal WCLK getaktet,- Bei jedem Pegelübergang von hoch nach niedrig des Signals UC (vgl. Fig. ■ 5) wird ein Informationsbit von den ankommenden Leitungen in die Leitungsregister eingelesenv Die Datenbits von der Leitung 1 Schaltungsmodul 101 beispielsweise gelangen durch das Tor 302 (geöffnet durch das Signal PSYNC ), das ODER-Tor· 303 und den Inverter 305 in das Leitungsregister 10. In ähnlicher Weise gelangen die Datenbits von der Leitung 2 des Schaltungsmoduls 101 über die Tore 310, 311 und 313 in das Leitungsregister 30,- Bei jedem Pegelübergang des Takt signal s WCLK von hoch auf niedrig, wird ein Datenbit von den Leitungsregistern in die Leitungs-Flip-Flops eingelesen und auf die abgehenden Leitungen ausgelesen,-So werden beispielsweise die Datenbits vom Leitungsregister 10 in das Leitungs-Flip-Flop 15 hineingetaktet und dann auf die abgehende Seite der Leitung L 1 übertragen.^

Bei einem eingeschalteten Signal PSYNC werden 8 Datenbits von jeder ankommenden Leitungmit Hilfe des Signales UC in die entsprechenden Leitungsregister getaktet,- Während des Dateninter-.

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valls werden 8 Datenbits (ein Byte), die vorher von der ankommenden Seite der Zeitmultiplexsammelleitung empfangen und in den Leitungsregistern gespeichert wurden, durch das Signal WCLK auf die abgehenden Leitungen getaktet.- (Wie diese Datenbits von der ankommenden Sammelleitung in den Leitungsregistern gespeichert werden, wird noch ausführlich erläutert werden.) Bezüglich des Takt signals UC in Fig.- 5 ist zu sehen, daß acht negative Übergänge im Datenintervall (zwischen dem Start des Rahmens und dem^Bit 184 des Rahmens) und acht negative Übergänge im Steuerintervall stattfinden,- Während des Datenintervalls ist das Signal PSYNC in der hohen Pegellage, und daher lesen die Leitungsregister 8 Datenbits von den ankommenden Leitungen in die Leitungsregister ein,-Das Taktsignal WCLK enthält 8 negative Übergänge, die alle während des Datenintervalls auftreten, wobei der erste negative Übergang gleichzeitig mit dem Ende des 193,- Bits des Sammelleitungsrahmens (vgl,-Fig.· 5) auftritt,-Die 8 negativen Übergänge schreiben 8 Datenbits (von der ankommenden Seite der Sammelleitung), die in den Leitungsregistern der Speicher gesammelt sind, in die Leitungs-FJip-Flops und von dort auf die abgehenden

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Leitungen.

Am Ende des 184.· Bits des Sammelleitungsrahmens wurden 8 Datenbus von jeder der ankommenden Leitungen in den entsprechenden Datenregistern gespeichert, wohingegen 8 Datenbits von der ankommenden Seite der Sammelleitung, die zuvor in jedem der Leitungsregister gespeichert wurden, auf die abgehenden Leitungen übertragen wurden-.-. Gleichzeitig wurden/ wie zuvor bereits erläutert, 23 Datenbytes von der ankommenden Sammelleitung in den 23 Sammclleitungsregister-Äbschnitten gespeichert,- Ferner

wurden 23 Datenbytes, die zuvor von 23 ankommenden Leitungen gesammelt und in den Sammclleitungsregistern gespeichert wurden, auf die abgehende Sammelleitung übertrageii,-"Es wurde auch erwähnt, daß der Schnltungsmodul 106 mit 3 Leitungen verbunden ist.· Dieser Modul ist daher in der gleichen Weise angeordnet, wie die übrigen Moduln, jedoch mit der Ausnahme, daß das Leitungsregister 70 und das Flip-Flop im Schaltungsmodul 106 keine Funktionen ausführen und die vierte Leitung, die mit dem Register und dem Flip-Flop verbunden ist,, entfernt ist,-

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Die letzten neun Bits des Sammellcitungsrahmons dienen zur Leitungssynchronisation, Steuercignalgabe und anderen üblichen Verwaltungsfunktionen, und es ist nicht erwünscht, diese Bits mit den Datenbits der ankommenden Leitungen auszutauschen,- Daher entfernt eine nicht dargestellte Schaltungsanordnung die letzten 9 Bits des ankommenden Sammelleitungsrahmens für die zuvor erwälinten Zwecke und erzeugt ein 9 Bit langes Synchronisationsmuster für die Übertragung auf die abgehende Sammelleitung .Dieses erzeugte Muster wird auf die abgehende Sammelleitung übe]— tragen, nachdem 23 von den ankommenden Leitungen ge sammelte Datenbytes übertragen wurden,- Diese Diese Bits vervollständigen das zuvor beschriebene Rahmenformat.-.

Das Intervall, während dessen die ersten 8 Bits des erwähnten . Synchroni sationsmusters auf die Sammelleitung übertragen werden, bestehen aus dem St euer int ervall des Zeitmultiplex-Rahmens.· Während dieses Steuerintervalls werden die Datenbits, die von der ankommenden Sammelleitung in den Sammelleitungsregisterabschnitten gespeichert wurden,-

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seriell zu don Leitungsregistern übertragen. In gleicher Weise werden sie Datensignale von den ankommenden Leitungen, die in den Leitungsregistern gespeichert, wurden, seriell zu den Sammelloitungsregisterabschnitten über- . tragen.

Am Ende des 1*84,- Bits des Sammelleitungsrahmens geht das Signal PSYNC in seine obere und das Signal PSYNC in seine untere Pegellage über (vgl,-Fig. 5).-In den Schaltungsmoduln {Fig.- 3) sperrt das abfallende Signal PSYNC die Tore 302, 308, 310, 316, 318, 324,

und 333 in jedem der Schaltungsmoduln.- Dadurch wird verhindert, daß Datenbits von den ankommenden Leitungen zu den Leitungsregistern gelangen, so daß der Umlaufpfad durch die Gruppe von Sammelleitungsregisterabschnitten unterbrochen ist,- Das ansteigende Signal PSYNC öffnet die Tore 304, 306, 312, 314, 320, 322, 328 und 330 in jedem der Schaltungsmoduln.-Hierdurch wird der Ausgang jedes Leitungsregisters mit dem Eingang des Sammelleitungsregisterabschnittes verbunden, wie auch der Ausgang des Sammelleitungsregisterabschnittes mit dem

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Eingang des Leitungsregisters verbunden wird,- So ist beispielsweise der Q-Au.sgang des Leiturigsregisters 10 mit dem Eingang des Sammelleitungsregisterabschnittes 20 über die Tore 306, 307 und den Inverter 309 verbunden.-. In ähnlicher Weise ist auch der Ausgang Q des Sammelleitungsregisterabschnittes 40 mit dem Eingang des Leitungsregisters 10 über die Tore 304, 303 und den Inverter 305 verbunden,-Die Ein- und Ausgänge der übrigen Leitungsregister und Sammelleitungsabschnitte sind in ähnlicher Weise verbunden, wie aus Fig.- 3 zu sehen ist.-

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Um den Austausch der Daten zwischen den Sammelleitungsregisterabschnitten und den Leitungsregistern durchzuführen, werden die Sammelleitungsregisterabschnitte durch das Taktsignal LC getaktet, während die Leitungsregister von dem Taktsignal UC getaktet werden,- Diese Takt geschwindigkeit en sind nun identisch, da das Signal UC während der Bits 185 des Zeitmultiplexrahmens (vgl,- Fig.- 5) dem Signal LC folgt,-Am Ende des Bits 192 wurden 8 Taktsignale zu jedem Leitungs-

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register und .jedem Saminclleit ungsregisterabschni.lt übertragen, -wobei das 8 Bit-Byte in jedem Leivungsregistcr zu dem entsprechenden Sammelleitungsabschnitt, der an den Ausgang des Leitungsregisters angeschlossen ist, geschoben und das 8 Bit-Byte in jedem Sammclleilungsabschnitt in das entsprechende Leitungsregisler, das mit dem Ausgang des Sammelleitimgsregisterabschnittes verbunden ist, verschoben wurde. Auf diese Weise werden die Datenbytes von den ankommenden Leitungen in den Sammelleitungsregisterabsclinitten gespeichert, wo sie darauf warten, auf die Sammelleitung ausgelesen zu werden, wohingegen jedes Leitungsregister die Datenbytes von der ankommenden Sammelleitung enthält, die bereit sind, auf die abgehenden Leitungen ausgelesen zu werden.

Das Signal WCLK besitzt einen negativen Übergang, der im Zusammenhang mit dem Ende des Bits 193 des Sammelleitungsrahmeris auftritt, wie zuvor bereits erwähnt wurde (vgl.· Fig.-5).-Es wurde oben gezeigt, daß das Byte von dem Sammelleitungsregister vollständig im Leilungsregister zur Zeit des 192,- Bits des Rahmens gespeichert ist,- Dieser negative Übergang

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bevi'irkt daher das Einschreiben des ersten -Bits des in den Leitungsregistern gespeicliertcn Datenbytes in die zugeordneten Flip-Flops für eine Übertragung auf die abgehenden Leitungen, wie ebenfalls bereits beschrieben wurde.-Mit dem Ende des Bits 193 ist der Rahmen dann vollständig,-Der nächstfolgende Rahmen wiederholt dann die zuvor beschriebenen Vorgänge. -

Fig. 5 zeigt nun die von der Taktgeber- und Steuerschaltung 100 erzeugten Signale, wobei Fig.- 4 Einzelheiten dieser Schaltung zeigt.-

Die Taktquelle 401 erzeugt ein digitales Signal mit einer Impulsfolgefrequenz von 1.-544 MHz und die Taktquelle 4 ein solches mit einer Folgefrequenz von 64 kHz (vgl. Fig.-5).-Die Zähler 403 und 404, die in Reihe geschaltet sind, nehmen eine Teilung durch 8 und 24 vor, um einen Zähler zu bilden, der durch 192 teilt. Die Taktquelle 401 treibt den Zähler 403 an, der durch 8 teilt und die Signale P8C und P8C erzeugt,-

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Das Signal P8C steigt für die zweite Hälfte von jeweils 8 Bits (Zählung von 8) von der Taktquelle 401 an.■ Das Signal P8C ist während der ersten 7 von jeweils 8 Impulsen der Takt quelle 401 in der oberen Signalpegellage und fällt in der Mitte des 8,- Bits ab,- Das Signal P8C treibt den ZaJiIer 404, der durch 24 teilt. Der Zähler 404 erzeugt das Signal PCYNC, das die obere Signalpegellage einnimmt für die Dauer von jeweils 24 Bits des Zählers 403, so daß es sich in dieser·oberen Pegellage während der 8 Bits des Rahmens (Bits 185 - 192) befindet.· Der Zähler erzeugt ferner das Signal PSYNC , das die inverse Form zu dem Signal PSYNC aufweist. Die verschiedenen Zählwerte des Zählers 404 werden auch von einer Decodierlogik 405 decodiert_e Die Decodierlogik besteht in vorteilhafter Weise aus einem statischen logischen Netzwerk, das eine Reihe von Ausgangssignalen in Abhängigkeit von den verschiedenen Zuständen des Zählers 404 erzeugt. Der Aufbau eines derartigen Netzwerkes ist an sich bekannt (vgl. beispielsweise "Introduction to the Logical Design of Switching Systems" von H. C. Torng, Addison-Wesley Publishing Co., 1964,- Seiten 135- 153). Insbesondere erzeugt die Decodierlogik

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6 Signale, die von den Invertern 423 - 428 invertiert und zu den Schaltungsmoduln übertragen werden, wie Fig. 2 zeigt. Die invertierten Signale sind: PGSl, das sich in seiner oberen Signalpegellage während der Dauer der Bits 1-32 des Rahmens befindet; PGS2, das sich während der Zeit der Bits 33 - 64 in seiner oberen Pegellage befindet; PGS3, das sich während der Bits 65 - 96 in der oberen Pegellage befindet; PGS4, das sich während der Bits 97 - 128 in der oberen Pegellage befindet; PGS5, das sich während der Bits 129 - 160 in der oberen Pegellage befindet und PGS6, das sich während der Bits 161 - 184 in der oberen Pegellage befindet. Die Decodierlogik 405 erzeugt auch das Signal CH23 , das sich während der Bits 177 - 184 des Zeitrahmens in der unteren Signalpegellage befindet.

Der Flip-Flop 407 dient zur Verlängerung des Zählwertes des Teilers durch 192 (Zähler 403 und Zähler 404) um ein Bit. Dieses ist auf folgende Weise möglich: das Signal PSYNC (obere Pegellage während der Bits 185 - 192) wird zu dem J-Eingang des Flip-Flops 407 übertragen, um dieses Flip-

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Flop vorzubereiten, damit es während der Einstellbedingung von dem Taklinipuls des Taktgebers 401 umgeschaltet wird. Während der Bits 185 - 191 jedoch'ist das Signal P8C in der oberen Pegellage, wobei es ein niedriges Festhalte signal zu dem C-Eingang des Flip-Flops 407 über das Tor 406 überträgt, um zu verhindern, daß der Flip-Flop eingestellt wird. Während des 192. Bits fällt das Signal P8C wieder ab. Nach dem Übergang hoch auf niedrig (Rückflanke) des 192. Taktimpulses des Taktgebers 401 wird dann das Flip-Flop 407 eingestellt. In dieser Lage ist sein ¹¹O"-Ausgang auf den Eingang des Zählers 403· durch ge schält et. Über die internen Torschaltungen des Zählers (nicht dargestellt) blockiert der "0"-Ausgang des Flip-Flops 407 den Eingang zu der ersten Stufe des Zählers, wodurch die Weiterzählung um ein Bit verhindert wird, ein Vorgang, der die Zählung auf 193 Bits verlängert.

Das LC-Taktsignal (vgl. Fig. 5) für die 6 Moduln wird auf folgende Weise erzeugt: Das Signal wird von dem NAND-Tor 419 erzeugt, weiches der Taktquelle 401 folgt, ausgenommen während des 193. Bits des Zeitrahmens. Während der

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Ditzeit 193 führt der Ausgang des Flip-Flops 407 ein Signal mit hohem Pegel, dessen inverse Form über den Inverter 408 an das Tor 419 angelegt wird, dessen Ausgang auf dem oberen Signalpegel -fest geh al ten "wird. Der Inverter 420 liefert ein Signal mit niedrigem Pegel an die Leitung LC.

Das UC-Takt signal (vgl. Fig. 5) besteht aus einer 64 kHz Taktquelle 402, die mit 8 Impulsen der Taktquelle 401 (Bits 185 - 192) kombiniert wird. Dieses Signal wird folgendermaßen erzeugt: Der Flip-Flop 408 befindet sich normalerweise

in seiner Rückstellage. Daher ist normalerweise der "0"-Ausgang dps Flip-Flops 408 in der oberen Pegellage, wodurch das UND-Tor 415 durchgeschaltet ist, und 64 kB ζ-Taktimpulse über das Tor 415, das ODER-Tor 416 und den Inverter 421 auf die, Leitung UC überträgt. Von dort gelangt das Signal zu den Verdrahtungskarten der Schaltungsmoduln. Am Ende des 184. Bits des Zeitrahmens befinden sich die Signale P8C und PSYNC in ihrer oberen Pegellage. Dadurch ist das

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Tor 409 geöffnet, welches den Flip-Flop 408 einstellt und schier seit s das Tor 415 sperrt. Wenn PSYNC ansteigt, wird auch das Tor 417 geöffnet, welches die 1,544 MtIz-Taktsignale der Quelle 401 über die Tore 417, 416 und den Inverter auf die Leitung UC und von dort zu den 6 Modul-Verdrahtungskarten (Schaltungskarten) überträgt. Daher besteht während der Bits 185 - 192 des Rahmens der UC-Takt aus 8 Bits der Taktquelle 401. Das Flip-Flop 408 wird am Ende des Bits 193 von dem "1"-Ausgangssignal des Flip-Flops 407 zurückgestellt, das zu dem K-Eingang des Flip-Flops 408 führt. An diesem Punkt übernehmen die UC-Takt signale wieder die 64 kHz-Folgefrequenz.

Das Signal WCLK stellt die inverse Form der 64 kHz-Taktsignale während der Zeit von 177 Bits des Rahmens dar und bleibt danach in der unteren Pegellage, mit Ausnahme der zweiten Hälfte des Bits 193 (vgl. Fig. 5). Dieses Signal wird auf folgende Weise erzeugt: Das Flip-Flop 408 befindet sich in seiner Rückstellage während der Bits 1 - 184 des Rahmens, wie zuvor bereits erwähnt wurde. Dadurch ist das Tor 414 geöffnet, welches die Signale der 64 kllz-

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Takt signalquelle 402 invertiert und dieses Signal zu dem Eingang des Tores 413 überträgt. Die Tore 410 und 412 bilden ein Flip-Flop, das normalerweise zurückgestellt ist und nur von einem niedrigen Signalpegel an der CH23-Signalleitung eingestellt wird, die diesen Pegel nur während der Bits 177 - 184 des Zeitrahmens führt. Daher ist das Ausgangssignal des Tores 412 während der Bits 1-177 des Rahmens hoch, wodurch das Tor 413 geöffnet ist und das invertierte 64 kHz-Signal überträgt. Dieses Signal wird von dem Inverter 422 wieder invertiert, von dem das Taktsignal V/CLK zu den Schaltungsmoduln verteilt wird.

Das Signal CH23 fällt am Ende des Bits 177 des Rahmens ab, wobei das von den Toren 410 und 412 gebildete Flip-Flop zurückgestellt wird, was seinerseits bewirkt, daß das Ausgangs signal des Tores 412 ebenfalls abfällt. Zu diesem Zeitpunkt befindet sich das Signal der 64 kHz-Taktquelle in der oberen Pegellage. Dieses Signal wird von dem Tor .414 invertiert und zu dem Eingang des Tores 413 übertragen. Daher befinden sich beide Eingänge des Tores 413 in der unteren Pegellage, wodurch der Ausgang in der

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oberen Pegel lage gehalten wird. Dieser Pegel wird von dem Inverter 422-invertiert, der das Signa] WCLK niedrig hält. Dem 184. Bit des Rahmens folgend, fällt auch das G4 kHz-Takt signal ab. Daher steigt der Ausgang des Toi es 414 an, der einen hohen Signalpegel an einen Eingang des Tores 413 anlegt. Der andere Eingang jedoch, der Ausgang des Tores nämlich, führt ein Signal mit niedrigem Pegel. Daher bleibt der Ausgang des Tores 413 in der oberen Pegellage und das Signal WCLK niedrig.

Das UND-Tor 411 wird von der Taktquelle 401 (1.544 MHz) und dem "!"-Ausgang des Flip-Flops 407 gesteuert. Das Tor 411 erzeugt daher ein Signal, das während der zweiten Hälfte des 193. Bits abfällt. Durch diesen Abfall wird das von den Toren 410 und 412 gebildete Flip-Flop zurückgestellt, wodurch WCLK ansteigt. Am Ende des 193. Bits steigt auch der ¹¹O"-Ausgang des Flip-Flops 408 an. Gleichzeitigsteigt auch das Signal des 64 kHz-Taktgebers über die Tore 414 und 413 an, so daß WCLK abfällt. Für die übrigen

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sieben der acht Impulse des 64 kHz-Taktes im Rahmen, wird WCLK die inverse Form des 64 kHz-Taktes darstellen.

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Claims

PATENTA NS PRUCHE

1. Multiplex-'/Demultiplexeinrichtung für digitale Daten

mit einer Schaltung zum Empfang der Datensignale von einer Mehrzahl von Leitungen und zum Empfang der Datensignale von einer Zeitmultiplex-Sammelleitung während eines Zeitmultiplex-Rahmens und zur Übertragung der von den Leitungen empfangenen Signale über die Zeitmultiplex-Sammelleitung während eines folgenden Zeitmultiplex-Rahmens und zur Verteilung der von der Zeitmultiplex-Sammelleitung empfangenen Signale auf die Mehrzahl von Leitungen,

dadurch gekennzeichnet,

daß Schaltungsmoduln (401 - 406; Fig.· 1) vorgesehen sind, die Sammelleitungsregisterabschnitte (20, 40, 60, 80) aufweisen, die für den Empfang von Datensignalen von der Zeitmultiplex-Sammelleitung (114) während eines

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-— ppr- . .-

Zeitmultiplex-Rahmens und für die gleichzeitige Übertragung von' Datensignalen über die Zeitmultiplex-Sammelleitung (113) während des genannten Rahmens dienen, daß sie ferner Leitungsregister (10, 30, 50, 70) aufweisen, die für den Empfang von Datensignalen von einer Mehrzahl von Leitungen (Ll. - L23) während des genannten Rahmens und zur gleichzeitigen Verteilung der Datensignale über die genannte Mehrzahl von Leitungen dienen, und daß sie weitere Schaltungen (304, 306 etc.) für den Austausch der Signale zwischen den Sammelieitungsregisterabschnitten (z.B.- 20) und den Leitungsregistern (z.B. 10) aufweisen, wodurch die von den Sammelleitungsregisterabschnitten (z. B. 20) und den Leitungsregistern (z.B. 10) während eines Rahmens empfangenen Signale während des darauffolgenden Rahmens von den Leitungsregistern (z.B. 10) und den Sammelleitungsregisterabschnitten (z.B. 20) übertragen werden.

2. Einrichtung nach Anspruch 1,

gekennzeichnet durch eine Steuereinrichtung (100; Fig. 1) für die Bestimmung eines ersten Zeitintervalls (PSYNC)

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währenddessen Signale zwischen den genannten Sammelleitungsregisterabschnitten (z. B,- 20) und der genannten Sammelleitung (114) und "zwischen den genannten Leitungsregistern (z. B.· 10) und den genannten Leitungen (Ll - L23) übertragen werden und für die Bestimmung eines zweiten Zeitintervalls (PSYNC) währenddessen der genannte Informationsaustausch zwischen den Sammelleitungsregistcr-■ abschnitten (z. B. 20) und den Leitungsregistern (z.B.-lO) stattfindet.

3. Einrichtung nach Anspruch 1 und/oder Anspruch 2,

dadurch gekennzeichnet, daß die Leitungsregister (z.B. 10) einen Abschnitt für jede der Leitungen (Ll - L23) aufweist, die Sammelleitungsregisterabschnitte (z. B,- 20) eine Mehrzahl von Abschnitten aufweist, die in ihrer Zahl der ZaIiI der Leitungsregister entsprechen, und daß der Austausch von Datensignalen zwisdien bestimmten Leitungsregistern und bestimmten Sammelleitungsregisterabschnitten stattfindet,·

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4. Einrichtung nach Anspruch 3,

dadurch gekennzeichnet, daß die Registerabschnitte in Gru.pi)cn angeordnet sind, wobei jede Gruppe einen Eingang (107 - 112; Fig.· 1) und einen Ausgang (334) aufweist, der mit der Sammelleitung verbunden ist, wobei eine Anordnung (324) für das Umalufen der digitalen Daten zwischen den Leitungsregistern (z.-B. 10) einer Gruppe und zwischen den Sammelleitixngsregi.sterabschnitten (z.B. 20) einer Gruppe vorgesehen sind, um einen Zugriff zwischen jeder Leitung und der Sammelleitung zu ermöglichen.

5. Einrichtung nach einem oder mehreren der Ansprüche 1 - 4,

dadurch gekennzeichnet, daß die digitalen Daten aus Multibit-Datenbytes bestehen, und daß in jedem Register eine solche Anzahl von Stufen vorgesehen ist, die der Anzahl der Bits in einem Datanbyte entspricht, wobei jede Stufe ein Bit speichern kann,-

6. Einrichtung nach einem oder mehreren flor Ansprüche

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dadurch gekennzeichnet, daß der erwähnte Daten signalau st au seih mit Hilfe einer seriellen Durchschaltung dor in jedem Leitungsregister gespeicherten Daten auf einen Eingang eines bestimmten Sammelleitungsregisteral·)-schnittes bewirkt wird, wobei gleichzeitig das in jedem Sammelleitungsregisterabschnitt gespeicherte Bit zu dem Eingang eines bestimmten Leitungsregisters übertragen wird,-

7. Einrichtung nach einem oder mehreren der Ansprüche

1 - 6,

dadurch gekennzeichnet, daß die Schaltungsanordnung 'für den Umlauf (324) serielle Datenverschiebungen durch die Stufen aufeinander folgender Schieberegister einer Gruppe bis zum letzten Schieberegister der Gruppe und zurück zu dem ersten Schieberegister der Gruppe durchführt. -

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