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Die
Erfindung bezieht sich auf ein Übertragungssystem
mit einem Synchronisierer zur Bildung eines rahmensynchronisierten,
abgehenden Signals aus einem ankommenden Signal.
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Ein
solches Übertragungssystem
mit einem Synchronisierer ist beispielsweise aus der EP-A2-0 408
130 bekannt. Dieses enthält
einen Pufferspeicher, in dem Bytes eines ankommenden Signals zwischengespeichert
werden. Den Schreibvorgang in den Pufferspeicher steuert ein Schreibadressen
erzeugender Schreibadressengenerator, der ein aus dem ankommenden
Signal abgeleitetes Schreibtaktsignal erhält. Ein Leseadressen bildender
Leseadressengenerator steuert den Auslesevorgang der zwischengespeicherten
Bytes aus dem Pufferspeicher. Getaktet wird der Leseadressengenerator
von einem lokalen Oszillator, der ein Lesetaktsignal liefert. Eine
Differenzanordnung bildet die Differenz zwischen einer Schreibadresse
und einer Leseadresse und erzeugt einen Differenzwert, der einer
Stopfentscheidungsschaltung zugeführt wird. Die Stopfentscheidungsschaltung
enthält
einen als Integrator ausgebildeten Regler und einen Quantisierer,
der Stopfwerte erzeugt. Überschreitet
der von dem Regler gebildete Wert einen positiven Schwellwert, gibt der
Quantisierer einen positiven Stopfwert aus. Unterschreitet der Reglerwert
einen negativen Schwellwert wird vom Quantisierer ein negativer
Stopfwert gebildet. Die Stopfentscheidungsschaltung steuert weiterhin
auch den Leseadressengenerator, der bei einer positiven Stopfentscheidung
angehalten wird. Die Differenzanordnung, der Regler, die Stopfentscheidungsanordnung
und der Leseadressengenerator bilden einen Regelkreis. Zur Bildung
des synchronisierten Signals, welches der Synchronisierer liefert,
ist üblicherweise
eine Ausgangs-Rahmensteueranordnung vorgesehen, die hier bei dem
bekannten Synchronisierer auch Teil der Stopfentscheidungsschaltung
ist. Diese bildet das abgehende, rahmensynchronisierte Signal mit
den Datenbytes, Stopfwerten und Steuerwerten.
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Eine ähnliche
Anordnung ist aus der DE-C2-40 13 317 bekannt, die auch einen digitalen Regelkreis
enthält.
In dem Regelkreis ist ein PI-Regler vorhanden; der ebenso wie der
als Regler ausgebildete Integrator in der EP-A2-0 408 130 die Jitterübertragungsfunktion
so beeinflußt,
daß eine
Verformung des Jitterspektrums in den höherfrequenten Bereich erfolgt.
Durch diesen Regler ist eine Desynchronisierung mit einer üblichen
Phasenregelschleife möglich,
die das dem Synchronisierer zugeführte Signal jitterarm zurückgewinnt.
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Des
weiteren ist aus dem Aufsatz "Network synchronization – A Challenge
for SDH-SONET?" von
M.J. Klein und R. Urbansky, IEEE Communications Magazine, September
1993, Vol. 31, No. 9, Seiten 42 bis 50, ein Übertragungssystem bekannt,
bei dem ein synchronisiertes Signal (STM-1-Signal) der synchronen
digitalen Hierarchie an einen Referenztakt (lokaler Takt) angepaßt wird.
Zur Taktanpassung werden hierbei Stopfwerte in Pointern verarbeitet.
Es wird ein Pufferspeicher zur Taktanpassung verwendet, der von
einem Schreib- und Leseadressengenerator gesteuert wird. Der Schreibadressengenerator wird
von einer Eingangs-Rahmensteueranordnung (Pointer-Interpreter)
gesteuert, welche die im ankommenden, synchronisierten Signal enthaltenen
Stopfwerte aus den Pointerwerten ermittelt. Der Leseadressengenerator
ist Bestandteil eines Phasenregelkreises, der aus einer Differenzanordnung (Phasendetektor),
einem Filter, einer Stopfentscheidungsschaltung und einem Pointer-generator
(Bestandteil der Ausgangs-Rahmensteueranordnung) besteht. Das Filter
dient zur Verminderung des Jitters des ankommenden Signals. In der
Stopfentscheidungsschaltung ist ein Integrator vorhanden, der eine
Verformung des Jitterspektrums in den höherfrequenten Bereich durchführt.
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Ein
gattungsbildendes Übertragungssystem ist
ferner aus der
DE 41
10 933 A1 bekannt.
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Der
Erfindung liegt die Aufgabe zugrunde, ein Übertragungssystem mit einen
Synchronisierer zu schaffen, das einen weitere Jitterreduzierung
bewirkt.
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Die
Aufgabe wird zum einen durch ein Übertragungssystem mit einem
Synchronisierer zur Bildung eines rahmensynchronisierten, abgehenden
Signals aus einem ankommenden Signal durch die Merkmale des Anspruchs
1 gelöst.
Danach ist ein Übertragungssystem
mit
einem Pufferspeicher zur Zwischenspeicherung von im ankommenden
Signal enthaltenen Daten,
einem Schreibadressengenerator zur
Steuerung des Schreibvorgangs der Daten in den Pufferspeicher,
einem
Leseadressengenerator zur Steuerung des Lesevorgangs der Daten aus
dem Pufferspeicher,
einer Differenzanordnung zur Bildung von
Differenzwerten aus den Adressen von Schreib- und Leseadressengenerator
und
einer Stopfentscheidungsanordnung, die eine Filteranordnung
wenigstens zur Filterung von aus den Differenzwerten abgeleiteten
Werten und zur Lieferung von Filterwerten und
einen Quantisierer
wenigstens zum Empfang von aus den Filterwerten abgeleiteten Werten
und zur Lieferung von Stopfwerten enthält, vorgesehen.
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Die
Filteranordnung weist wenigstens ein Filter höherer Ordnung auf. Die Stopfentscheidungsanordnung
weist ferner einen ersten Subtrahierer, ein Zusatzfilter und einen
zweiten Subtrahierer auf. Der erste Subtrahierer ist zur Bildung
der Differenz zwischen von der Differenzanordnung gelieferten Differenzwerten
und vom Zusatzfilter gelieferten Zusatzfilterwerten und zur Lieferung
von Werten an das Filter vorgesehen, wobei der zweite Subtrahierer
zur Bildung der Differenz zwischen den aus den Filterwerten abgeleiteten,
an den Quantisierer gelieferten Werten, und den vom Quantisierer
gelieferten Stopfwerten und zur Zuführung von Werten an das Zusatzfilter
vorgesehen.
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Die
Aufgabe wird ferner durch ein Übertragungssystem
mit den Merkmalen des Anspruchs 2 gelöst. Danach ist ein Übertragungssystem
mit einem Pufferspeicher zur Zwischenspeicherung von im ankommenden
Signal enthaltenen Daten,
einem Schreibadressengenerator zur
Steuerung des Schreibvorgangs der Daten in den Pufferspeicher,
einem
Leseadressengenerator zur Steuerung des Lesevorgangs der Daten aus
dem Pufferspeicher,
einer Differenzanordnung zur Bildung von
Differenzwerten aus den Adressen von Schreib- und Leseadressengenerator
und einer Stopfentscheidungsanordnung, die eine Filteranordnung
wenigstens zur Filterung von aus den Differenzwerten abgeleiteten Werten
und zur Lieferung von Filterwerten und einen Quantisierer wenigstens
zum Empfang von aus den Filterwerten abgeleiteten Werten und zur
Lieferung von Stopfwerten enthält,
vorgesehen.
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Die
Filteranordnung weist wenigstens ein Filter höherer Ordnung auf. Die Stopfentscheidungsanordnung
weist ferner einen dritten Subtrahierer und einen vierten Subtrahierer
auf, wobei das Filter zwischen dem dritten und vierten Subtrahierer
angeordnet ist. Der dritte Subtrahierer ist zur Bildung der Differenz
zwischen von der Differenzanordnung gelieferten Differenzwerten
und vom Filter gelieferten Filterwerten und zur Zuführung von
Werten an den Quantisierer vorgesehen. Der vierte Subtrahierer ist zur
Bildung der Differenz zwischen den vom Quantisierer gelieferten
Stopfwerten und den vom dritten Subtrahierer gelieferten Werten
und zur Zuführung von
Werten an das Filter vorgesehen.
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Bei
dem erfindungsgemäßen Übertragungssystem
werden dem Sychronisierer asynchrone oder auch synchrone Signale
zugeführt.
Der Synchronisierer gibt ein synchronisiertes Signal ab (z.B. STM-1-Signal,
Transporteinheit TU-12 (vgl. CCITT-Empfehlung G.709), plesiochrones
Signal). Die Filteranordnung kann aus einem oder mehreren Filtern
bestehen. Das Filter höherer
Ordnung kann beispielsweise ein lineares Tiefpaßfilter zweiter Ordnung oder
auch ein nichtlineares Filter sein. Bei dieser Filteranordnung wird
eine weitere Verschiebung des Jitters in den höherfrequenten Bereich erreicht, wodurch
sich im desynchronisierten Signal eine weitere Jitterreduzierung
ergibt.
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Eine
weitere aufwendigere Filteranordnung könnte auch ein erstes und zweites
Filter höherer Ordnung
enthalten. Eine Kombinationsschaltung erhält dabei die Differenzwerte
von der Differenzanordnung und Filterwerte von jedem Filter. Das
erste Filter ist zum Empfang der Stopfwerte des Quantisierers und das
zweite Filter zum Empfang der dem Quantisierer zuzuführenden
Werte vorgesehen.
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Bei
der zweiten Ausführungsform
wird eine weitere Jitterreduzierung dadurch erreicht, daß zwischen
dritten Subtrahierer und Quantisierer ein Zusatzfilter angeordnet
ist.
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Bei
bestimmten Fällen
kann es vorkommen, daß in
dem aus Leseadressengenerator, Differenzanordnung, Stopfentscheidungsanordnung,
gebildeten Regelkreis, eine Schwingneigung entsteht. Um dies zu
verhindern, ist in dem Filter ein Begrenzer zur Begrenzung von im
Filter gebildeten Zwischenwerten angeordnet. Dieser Begrenzer ist
beispielsweise zwischen zwei Stufen eines zweistufigen Filters eingebracht.
Der Begrenzer verhindert dann eine Instabilität. Die Schwellwerte des Begrenzers
und die Filterkoeffizienten können
beispielsweise durch eine Rechnersimulation bestimmt werden.
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Eine
weitere Möglichkeit
eine solche Instabilität
(Schwingneigung) zu verhindern, wird durch einen modifizierten Quantisierer
erreicht. Die aus den eingangs genannten Dokumenten bekannten Synchronisierer
enthalten entweder einen Quantisierer, der einen positiven Stopfwert,
keinen Stopfwert und einen negativen Stopfwert oder einen positiven
und keinen Stopfwert oder einen negativen und keinen Stopfwert oder
nur einen negativen und positiven Stopfwert ausgeben. Der modifizierte
Quantisierer dient zur Lieferung von ersten positiven Stopfwerten bei Überschreiten
einer ersten Schwelle und wenigstens von zweiten positiven Stopfwerten
bei Überschreiten
einer zweiten Schwelle, die größer als
die erste Schwelle ist, und/oder zur Lieferung von ersten negativen
Stopfwerten bei Unterschreiten einer dritten Schwelle, die kleiner
als die erste Schwelle ist, und wenigstens von zweiten negativen
Stopfwerten bei Unterschreiten einer vierten Schwelle, die kleiner als
die dritte Schwelle ist. Bei einem solchen Quantisierer werden beispielsweise
bei einem ersten positiven Stopfwert ein einziger Stopfvorgang und
bei dem zweiten positiven Stopfwert z.B. zwei Stopfvorgänge hintereinander
in dem abgehenden rahmensynchronisierten Signal durchgeführt.
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In
einer Weiterbildung der Erfindung ist in der Stopfentscheidungsananordnung
ein Schwellenmodulator zur Bildung einer Folge von schwellenmodulierten
Werten vorgesehen. Hiermit läßt sich
eine weitere Jitterreduzierung erreichen. Vor dem Quantisierer ist
noch einen Kombinationsschaltung zur Kombination der von dem Filter
erzeugten Ausgangswerte und der schwellenmodulierten Werte angeord
net.
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Um
die Auflösung
zu erhöhen,
ist zwischen Differenzanordnung und Stopfentscheidungsanordnung
ein Mittelwertbildner zur Mittelwertbildung der Differenzwerte angeordnet.
Dies kann zusätzlich oder
alternativ auch durch eine Taktrückgewinnungsanordnung
erreicht werden, die zur Ableitung eines Schreibtaktsignals für den Schreibadressengenerator
aus dem ankommenden Signal, zur Erzeugung eines Hilftaktsignals,
dessen Frequenz größer ist
als die Frequenz des Schreibtaktsignals, zur Ableitung eines niederwertigen
Zusatzwertes für
eine Schreibadresse aus den Hilftaktsignal und zur Lieferung des Zusatzwertes
an die Differenz anordnung vorgesehen ist. Eine solche Taktrückgewinnungsanordnung
ist beispielsweise aus der EP-A2-0 461 703 bekannt.
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Ein
Ausführungsbeispiel
der Erfindung wird nachstehend anhand der Zeichnungen näher erläutert. Es
zeigt:
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1 ein Übertragungssystem
mit wenigstens einem Synchronisierer und einem Desynchronisierer,
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2 ein
Ausführungsbeispiel
für einen Synchronisierer,
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3, 4, 6 und 7 verschiedene
in dem Synchronisierer nach 2 verwendete Stopfentscheidungsanordnungen
und
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5 ein
in einer Stopfentscheidungsanordnung verwendetes Filter.
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In 1 ist
ein Übertragungssystem
mit wenigstens einem Synchronisierer 1 und einem Desynchronisierer 2 dargestellt.
Zwischen dem Synchronisierer 1 und dem Desynchronisierer 2 können noch weitere
Desynchronisierer und Synchronisierer vorhanden sein. Der Synchronisierer 1 erhält beispielsweise
ein plesiochrones Signal mit einer Bitrate von ca. 140 Mbit/s und
bildet daraus ein STM-1-Signal der synchronen digitalen Hierarchie
(vgl. CCITT-Empfehlung G.709). Der Desynchronisierer empfängt das
STM-1-Signal und gewinnt daraus das plesiochrone Signal zurück. Der
Synchronisierer 1 kann auch verschiedene Transporteinheiten
(z.B. TU-12) der synchronen digitalen Hierachie aus einem Signal mit
einer Bitrate von ungefähr
2 Mbit/s erzeugen. Der Synchronisierer 1 kann auch ein
synchronisiertes Signal empfangen und ein synchronisiertes Signal
abgeben. Beispielsweise wird ein STM-1-Signal dem Synchronisierer 1 zugeführt, der
wieder ein STM-1-Signal liefert.
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Der
Synchronisierer 1 führt
dabei eine Taktanpassung zwischen dem aus dem ankommenden Signal
abgeleiteten Taktsignal (Schreibtaktsignal) und einem lokalen Taktsignal
(Lesetaktsignal) durch. Hierdurch bedingt werden an bestimmten,
durch den Rahmen des abgehenden Signals vorgegebenen Stellen im
Synchronisierer 1 Stopfvorgänge durchgeführt. Bei
einer negativen Stopfaktion wird dabei an einer für Stopfvorgänge vorgesehenen
Stelle z.B. ein Datenbyte eingefügt.
Bei einem positiven Stopfvorgang wird an einer dafür vorgesehenen
Stopfstelle z.B. ein zusätzliches
Byte (Stopfbyte) ohne Information eingefügt.
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Im
Desynchronisierer werden die vorgenommenen Stopfaktionen wieder
rückgängig gemacht. Der
Desynchronisierer 2 verwendet dabei in der Regel eine Phasenregelschleife,
mit der der durch die Stopfaktionen hervorgerufenen höherfrequente
Jitter herausgefiltert wird. Durch geeignete Maßnahmen im Synchronisierer 1 (z.B.
Integrator) kann der niederfrequente Jitter zum größten Teil
in den höherfrequenten
Jitterbereich verschoben werden. Eine weitere Jitterreduzierung
läßt sich
mit den in den folgenden Fig. dargestellten Anordnungen erreichen.
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In 2 ist
ein schematisch dargestellter Synchronisierer 1 des Übertragungssystems
nach 1 etwas detaillierter dargestellt. Ein Pufferspeicher 3 erhält zur Zwischenspeicherung
Daten des ankommenden Signals. Mittels einer Taktrückgewinnungsanordnung 4 wird
aus dem ankommenden Signal ein Schreibtaktsignal ST erzeugt. In
der Taktrückgewinnungsanordnung
ist eine Phasenregelschleife 5 enthalten, die ein Hilfstaktsignal
erzeugt, welches einem Zähler 6 zugeführt wird,
der ebenfalls in der Taktrückgewinnungsanordnung 4 angeordnet
ist. Am Überlaufausgang
des Zählers 6 wird
das Schreibtaktsignal ST abgegeben. Das Schreibtaktsignal ST wird u.a.
zu einem als Zähler
ausge bildeten Schreibadressengenerator 7 geführt, der
Schreibadressen erzeugt und diese dem Pufferspeicher 3 liefert.
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Wenn
dem Pufferspeicher 3 beispielsweise ein STM-1-Signal zugeführt wird,
müssen
noch im Signal vorhandene Stopfinformationen (in Pointerwerten)
berücksichtigt
werden. Hierzu dient eine Eingangs-Rahmensteueranordnung 8.
Diese hält
den Schreibadressengenerator bei bestimmten Daten des ankommenden
Signals an. Die Eingangs-Rahmensteueranordnung erhält noch
das Schreibtaktsignal ST.
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Den
Auslesevorgang der Daten aus dem Pufferspeicher steuert ein Leseadressengenerator 9, der
z.B. als Zähler
ausgebildet ist. Die Schreibadressen und die Leseadressen werden
einer Differenzwerte bildenden Differenzanordnung 10 zugeführt, welche
mit einer Stopfentscheidungsanordnung 11 gekoppelt ist.
Die Stopfentscheidungsanordnung 11 liefert Stopfwerte an
eine Ausgangs-Rahmensteueranordnung 12, die einen Multiplexer 13 zur
Bildung des rahmensynchronisierten, abgehenden Signals und den Leseadressengenerator 9 steuert.
Mittels der Ausgangs-Rahmensteueranordnung werden Stopfinformationen
und Steuerinfor- mationen in das abgehende Signal durchgeführt. Beispielsweise
wird der noch ein Lesetaktsignal LT von einem lokalen Oszillator
erhaltende Leseadressengenerator 9 bei einer negativen
Stopfaktion angehalten.
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Zur
Auflösungserhöhung kann
noch ein Mittelwertbildner 14 zwischen Differenzanordnung 10 und
Stopfentscheidungsschaltung 11 angeordnet sein. Der Mittelwertbildner 14 bildet
einen Mittelwert über
beispielsweise einen STM-1-Rahmen,
wenn das synchronisierte, abgehende Signal ein STM-1-Signal ist.
Alternativ oder zusätzlich
kann die Auflösung
noch durch Zuführung
von niederwertigen Bits (Zusatzwerten) der Schreibadresse zur Differenzanord nung 10 verbessert
werden. Hierbei werden von dem Zähler 6 Zählerstände als
niederwertige Bits der Schreibadresse zugeführt. Dieses Schaltungsprinzip
wird in der EP-A2-0 461 703 näher
beschrieben.
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Ein
erstes Ausführungsbeispiel
für die
Stopfentscheidungsanordnung 11 wird in der 3 gezeigt.
Diese enthält
ein Filter 15 höherer
Ordnung und einen Quantisierer 10. Das Filter 15 kann
beispielsweise ein Tiefpaßfilter
zweiter Ordnung oder ein nichtlineares Filter sein. Mit diesem Filter 15 wird eine
weitere Jitterreduzierung erreicht.
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Ein
weiteres Ausführungsbeispiel
für die Stopfentscheidungsanordnung 11 wird
in 4 gezeigt. Einem Subtrahierer 17 werden
die Differenzwerte an seinem nichtinvertierenden Eingang und die Filterwerte
von einem Filter 19 an seinem invertierenden Eingang zugeführt. Die
Ausgangswerte des Subtrahierers 17 werden dem Quantisierer 16 und
einem Subtrahierer 18 geliefert. Die Stopfwerte des Quantisierers 16 erhält noch
der Subtrahierer 18, der die Stopfwerte von den Ausgangswerten
des Subtrahierers 17 subtrahiert. Die Quantisierungsfehler
oder die Ausgangswerte des Subtrahierers 18 erhält das Filter 19,
das ein Filter höherer
Ordnung ist.
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Bei
dem aus Leseadressengenerator 9, Differenzanordnung 10,
Stopfentscheidungsschaltung 11 und Ausgangs-Rahmensteueranordnung 12 gebildeten
Regelkreis kann es bei bestimmten Filtern 15 bzw. 19 zu
Instabilitäten
kommen. Eine Instabilität kann
verhindert werden, wenn innerhalb des Filters 15 bzw. 19 ein
Begrenzer angeordnet ist, der ein Zwischensignal begrenzt. Ein Ausführungsbeispiel
für ein
zweistufiges Transversalfilter mit Begrenzern zeigt
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5.
Einem ersten Eingang eines Addierers 20 und einem Multiplizierer 21 werden
die Eingangswerte des Filters zugeführt. Der Addierer 20 ist über ein
Verzögerungsglied 22 mit
einem Begrenzer 23 und einem weiteren Multiplizierer 24 gekoppelt. Der
Ausgangswert des Begrenzers 23 wird einem weiteren Eingang
des Addieres 20 und einem ersten Eingang eines Addierers 25 zugeleitet.
Der Addierer 25 ist über
ein zweites Verzögerungsglied 26 mit
einem dritten Multiplizierer 27 und einem zweiten Begrenzer 28 gekoppelt,
der seine Ausgangswerte an den zweiten Eingang des Addierers 25 gibt.
Die drei Multiplizierer 21, 24 und 27 multiplizieren
die empfangenen Werte mit Koeffizienten b1,
b2 und b3 und liefern
ihre Ausgangswerte an einen Addierer 29, der die Filterwerte
abgibt. Die Schwellwerte der Begrenzer 23 und 28 und
die Filterkoeffizienten b1, b2 und
b3 können
z.B. durch Rechnersimulation ermittelt werden.
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Eine
weitere Möglichkeit
zur Verhinderung von Instabilitäten
kann durch einen mehrstufigen Quantisierer 16 erreicht
werden. Der Quantisierer weist dann mindestens zwei verschiedene
Schwellwerte z.B. bei der positiven Stopfentscheidung auf. Wird
ein erster Schwellwert überschritten,
so wird beispielsweise eine einzige Stopfaktion (z.B. ein Stopfbit
oder ein Stopfbyte) erzeugt. Bei Überschreitung des zweiten Schwellwertes,
der größer als
der erste Schwellwert ist, werden mindestens zwei Stopfaktionen
durchgeführt
(z.B. zwei Stopfbits oder zwei Stopfbytes). Wenn auch negative Stopfaktionen
erforderlich sind, muß mindestens überprüft werden, ob
der von dem Filter 15 gelieferte Filterwert ein dritten
oder vierten Schwellwert unterschreitet. Bei Unterschreiten des
dritten Schwellwertes wird beispielsweise eine einzige negative
Stopfaktion und bei Unterschreiten des vierten Schwellwertes mindestens zwei
negative Stopfaktionen durchgeführt.
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Eine
zusätzliche
Jitterreduzierung ergibt sich durch die in den 6 und 7 dargestellten
Stopfentscheidungsschal tungen 11. Das Ausführungsbeispiel
der 6 enthält
außer
dem Filter 30 ein Zusatzfilter 31, einen Subtrahierer 32,
den Quantisierer 16 und einen weiteren Subtrahierer 33.
Der Subtrahierer 32, der dem Filter 30 Werte zuführt, subtrahiert einen
Zusatzfilterwert von einem Differenzwert. Der Zusatzfilterwert ist
der von dem z.B. als Tiefpaß erster
Ordnung ausgebildeten Zusatzfilter 31 abgegebene Wert.
Das Filter 31 ist mit dem Subtrahierer 33 gekoppelt,
der einen vom Quantisierer 16 gelieferten Stopfwert vom
Ausgangswert des Filters 30 subtrahiert und den Quantisierungsfehler
liefert.
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Die 7 weist
gegenüber
der 6 noch einen zusätzlichen Schwellenmodulator 34 und
eine Kombinationsschaltung 35 auf. Die Kombinationsschaltung 35 erhält schwellenmodulierte
Werte von dem Schwellenmodulator 34 und Ausgangswerte von
dem Filter 30. Die kombinierten Werte werden dem Quantisierer 16 und
dem Subtrahierer 33 geliefert.