DE3687630T2

DE3687630T2 - Taktsynchronisierschaltung.

Info

Publication number: DE3687630T2
Application number: DE8686116557T
Authority: DE
Inventors: Dominick Scordo
Original assignee: American Telephone and Telegraph Co Inc
Current assignee: AT&T Corp
Priority date: 1985-12-02
Filing date: 1986-11-28
Publication date: 1993-08-12
Anticipated expiration: 2006-11-29
Also published as: DE3687630D1; EP0224884A2; US4633193A; EP0224884B1; EP0224884A3; JPS62137936A; CA1290824C; JPH07105788B2

Description

Die Erfindung bezieht sich auf eine Vorrichtung gemäß dem Oberbegriff des Anspruchs 1. Schaltungen dieser Art werden in digitalen Übertragungssystemen zur Synchronisierung von örtlichen Taktschaltungen an Knoten des Übertragungssystems verwendet.
Es wird als wünschenswert anerkannt, digitale Signale von einem Knoten zu einem anderen in einem digitalen Übertragungssystem synchron zu übertragen. Wenn jedoch die Durchschnittsrate der Übertragung von Bits von einem Knoten nicht exakt gleich der an den Knoten ankommenden Durchschnittsrate ist, treten Fehler auf. Diese Fehler werden als Schlupf bezeichnet. Ein Schlupf bedeutet, daß Bits willkürlich von der Übertragung ausgeschlossen werden, wenn die Eingangsübertragungsrate die Ausgangsrate überschreitet oder daß Bits wiederholt oder willkürlich eingesetzt werden, wenn die Eingangsübertragung kleiner als die Ausgangsrate ist. Um eine Synchronisation sicherzustellen und einen Schlupf zu vermeiden, müssen die Knoten von einem gemeinsamen Referenzsignal synchronisiert werden. Zu diesem Zweck weist jeder Knoten einen örtlichen Zeitsteuerungssignalgenerator auf, üblicherweise als Taktgeber bezeichnet, der Zeitsteuerungssignale mit einer vorbestimmten Frequenz erzeugt. Der örtliche Taktgeber ist zur Synchronisation mit einem Referenzsignal ausgelegt.
Eine bekannte Lösung zur Realisierung der genannten Synchronisation ist in der US-PS 4 305 045 beschrieben. In diesem Dokument wird eine Anordnung zur Abschätzung und Synthetisierung einer Frequenz beschrieben, die eine programmierbare Steuerung als Teil einer einzelnen phasenstarren Schleife zur digitalen Steuerung eines Oszillators enthält, um den örtlichen Taktgeber in der gewünschten Weise zu synchronisieren. Bei solchen Anordnungen tritt ein Problem auf, wenn die Verbindung für das Referenzzeitsteuerungssignal zu den Knoten ausfällt. In einem solchen Fall kann der gesteuerte Oszillator frei laufen, und zwar langzeitig mit einer Durchschnittsfrequenz, die zum Zeitpunkt des Fehlers an dem Knoten ansteht. Daraus folgt, daß die Freilaufstabilität des digital gesteuerten Oszillators außerordentlich kritisch ist, um die Zielsetzung aufrechtzuerhalten. Derartige Einrichtungen enthalten typischerweise quarzgesteuerte Oszillatoren, die über einen Digital/Analog-Wandler gesteuert werden. In einer solchen Oszillatoranordnung sind alle Schaltungen üblicherweise in einem oder mehreren Thermostaten untergebracht, um eine stabile Umgebungstemperatur zu gewährleisten. Wünschenswerte Eigenheiten derartiger Anordnungen bestehen u. a. in einer hohen digitalen Auflösung der Steuerfrequenz und einer hohen Stabilität. Diese Besonderheiten stellen bezüglich ihrer Ausführung sich widersprechende Anforderungen dar, die sich nur schwierig anpassen lassen. Insbesondere läßt sich die hohe Stabilität der bekannten Anordnungen nur sehr kostspielig verwirklichen.
Ferner ist aus der JP-A-57 162552 ein Oszillator mit Phasensynchronisierung für ein Synchronisationsnetzwerk bekannt. Die Ausgangsspannung eines spannungsgesteuerten Oszillators wird einem Phasenvergleich mit einem Taktimpuls einer Hauptstation unterzogen, um ein Steuersignal für den Oszillator zu erzeugen. Um die Frequenzabweichung in der frei laufenden Betriebsweise zu reduzieren, wenn der von der Hauptstation empfangene Taktimpuls unterbrochen ist, wird eine Aktualisierung des Steuersignals gesperrt, so daß der Oszillator von dem Steuersignal gesteuert wird, das unmittelbar vor dem Start der frei laufenden Betriebsweise ansteht. Wie bereits erwähnt, ist die Freilaufstabilität nach wie vor besonders wichtig und erfordert hohe Kosten.
Die Erfindung befaßt sich mit dem Problem, ein wiedergewinnbares Zeitsteuerungssignal zu erzeugen, das auch eine hohe Stabilität für den Fall sicherstellt, daß das ankommende Referenzsignal verloren ist. Das Problem wird durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst. Weiterbildungen der Erfindung sind den Unteransprüchen zu entnehmen.
Gemäß einem Aspekt der Erfindung werden die Funktionen der Frequenzabschätzung und der Frequenzsynthetisierung voneinander getrennt.
Die Frequenzabschätzung wird durch Verwendung einer phasenstarren Schleife und einem örtlichen Oszillator mit fester Frequenz und hoher Stabilität realisiert, um einen Schätzwert des Frequenzdifferenzschätzwertes zwischen der Frequenz des empfangenen Zeitsteuerungssignals und der festen Frequenz des örtlichen Oszillators zu berechnen. Dann wird ein dem Frequenzschätzwert entsprechender Phasenwert in einen Frequenzsynthetisierer eingespeist, der einen phasenstarren Oszillator zum Steuern eines digital gesteuerten Oszillators enthält, um ein Signal mit einer Frequenz zu erzeugen, die gleich der algebraischen Summe der festen Frequenz und der berechneten Frequenzdifferenz ist.
Wenn das Referenzzeitsteuerungssignal verloren und/oder ein Phasenfehler zu groß ist, wird der zuletzt erzeugte Frequenzdifferenzschätzwert als ein konstanter Wert festgehalten und kontinuierlich in den phasenstarren Oszillator eingespeist. Daher kann der phasenstarre Oszillator niemals frei laufen, wodurch eine Ausgangsspannung mit einer Stabilität geliefert wird, die der Stabilität des Oszillators mit der festen Frequenz entspricht, ohne daß ein extrem stabiler, digital gesteuerter Oszillator erforderlich ist.
Die Frequenzabschätzung wird gemäß einem Aspekt der Erfindung im einzelnen dadurch realisiert, daß ein ankommendes Zeitsteuerungssignal mit dem Ausgangssignal eines Oszillators fester Frequenz abgetastet wird, um ein abgetastetes Eingangsphasensignal zu erhalten, und durch Verwendung einer phasenstarren Schleife. Die phasenstarre Schleife enthält eine algebraische Differenzschaltung zur Erzeugung eines Phasenfehlersignals, das die Differenz zwischen dem abgetasteten Phaseneingangssignal und einem örtlichen Phasensignal ist. Dann wird ein Schleifenkompensationsfilter mit dem Phasenfehlersignal gespeist, um einen Schätzwert einer Frequenzdifferenz zwischen der Frequenz des ankommenden Referenzzeitsteuerungssignals und der Frequenz der Oszillatorausgangsspannung zu erzeugen.
Das Schätzwertsignal wird integriert, um gemäß einem anderen Aspekts der Erfindung das örtliche Phasensignal zu erzeugen. Das örtliche Phasensignal ist phasenstarr zu dem ankommenden Referenzzeitsteuerungssignal.
Gemäß einem anderen Aspekt der Erfindung wird durch Einspeisen des örtlichen Phasensignals in eine zweite phasenstarre Schleife ein Ausgangszeitsteuerungssignal erzeugt. Die zweite phasenstarre Schleife weist einen digital gesteuerten Oszillator auf, der von einem Frequenzsteuersignal gesteuert wird, um das Ausgangszeitsteuerungssignal zu erzeugen. Ein abgetastetes Ausgangsphasensignal wird durch Abtasten des Ausgangszeitsteuerungssignals mit dem Ausgangssignal des Oszillators mit fester Frequenz erzeugt. Ein zweites Phasenfehlersignal wird durch Bildung der algebraischen Differenz des örtlichen Phasensignals der Frequenzschätzeinrichtung und dem abgetasteten Ausgangsphasensignal erzeugt. Das zweite Phasenfehlersignal wird in ein zweites Schleifenkompensationsfilter eingespeist, welches das Frequenzsteuersignal zur Steuerung der Frequenz des digital gesteuerten Oszillators erzeugt.
In einem besonderen Ausführungsbeispiel der Erfindung wird ein einzelner Prozessor in Verbindung mit einem Oszillator fester Frequenz, zwei Phasenabtastern und einem digital gesteuerten Oszillator verwendet, um sowohl die phasenstarre Schleife, welche den Frequenzdifferenzschätzwert erzeugt, als auch den phasenstarren Oszillator, welcher das gewünschte Ausgangszeitsteuerungssignal erzeugt, zu realisieren.
In einem anderen Ausführungsbeispiel der Erfindung werden eine erste und eine zweite Frequenzschätzeinrichtung verwendet, um einen ersten und einen zweiten Frequenzschätzwert zwischen einem ersten bzw. einem zweiten empfangenen Frequenzzeitsteuerungssignal und der Frequenz des örtlichen Oszillators fester Frequenz zu erzeugen. Ein Selektor wird verwendet, um einen der Frequenzschätzwerte gemäß vorbestimmter Kriterien auszuwählen. Der ausgewählte Schätzwert wird dann integriert, um einen entsprechenden Phasenwert zu erhalten, der in den phasenstarren Oszillator für die Frequenzsynthetisierung eingespeist wird. Der Frequenzsynthetisierer weist in der phasenstarren Schleife einen digital gesteuerten Oszillator auf, der das gewünschte Synchronisationssignal erzeugt. Wenn eines der ankommenden Referenzzeitsteuerungssignale verloren geht und/oder der zugeordnete Phasenfehler zu groß ist, wird der von dem anderen Zeitsteuerungssignal erzeugte Frequenzschätzwert ausgewählt. Wenn sowohl die Referenzsignale verloren als auch/oder die zugeordneten Phasenfehler zu groß sind, wird der Frequenzschätzwert von dem letzten, nicht verlorenen Referenzzeitsteuerungssignal ausgewählt, das einem zugeordneten Phasenfehler innerhalb vorgeschriebener Grenzen zugeordnet ist.

Kurze Beschreibung der Zeichnung

Es zeigen:
Fig. 1 ein vereinfachtes Blockschaltbild für ein Ausführungsbeispiel der Erfindung;
Fig. 2 ein vereinfachtes Blockschaltbild für ein anderes Ausführungsbeispiel der Erfindung;
Fig. 3 ein schematisches Blockschaltbild von Details des digital gesteuerten Oszillators (DCO), wie er in Fig. 1, 2, 6 und 7 verwendet ist;
Fig. 4 Details des in den Fig. 1, 2, 6 und 7 verwendeten Phasenabtasters und -zählers;
Fig. 5 einen Ablaufplan zur Erläuterung der Ablaufschritte bei dem Ausführungsbeispiel gemäß Fig. 2;
Fig. 6 ein schematisches Blockschaltbild eines Ausführungsbeispieles der Erfindung mit redundanten Frequenzschätzeinrichtungen;
Fig. 7 ein schematisches Blockschaltbild von Einzelheiten eines anderen Ausführungsbeispiels der Erfindung mit redundanten Schätzeinrichtungen und
Fig. 8, 9 und 10 Ablaufpläne zur Erläuterung der Ablaufschritte bei dem Ausführungsbeispiel gemäß Fig. 7.

Detaillierte Beschreibung

Fig. 1 zeigt ein vereinfachtes Blockdiagramm einer Synchronisationseinrichtung, die ein Ausführungsbeispiel gemäß der Erfindung aufweist. Gemäß einem Aspekt der Erfindung wird anstelle der Verwendung eines bisher verwendeten, digital gesteuerten Oszillators mit variabler Frequenz und hoher Präzision, der kostspielige Thermostaten und ähnliches erfordert, ein Oszillator mit fester Frequenz und geringerer Genauigkeit zur Erzeugung einer örtlichen Referenzfrequenz in Verbindung mit einer digitalen phasenstarren Schleife verwendet, um eine Signaldarstellung mit der Frequenz eines ankommenden Referenzzeitsteuerungssignals relativ zu der Referenzfrequenz des örtlichen Oszillators zu erzielen. Zusätzlich wird die örtliche Referenzfrequenz in Verbindung mit einer anderen phasenstarren Schleife verwendet, um ein Signal mit geringerer Qualität zu synthetisieren, und zwar im Vergleich zu den bekannten Oszillatoren mit variabler Frequenz und hoher Genauigkeit, so daß die Frequenz des synthetisierten Signals identisch mit einem Langzeitdurchschnitt eines gewünschten Referenzzeitsteuerungssignals ist. Folglich steht, wenn das ankommende Referenzzeitsteuerungssignal verloren ist, die Stabilität der Frequenz des synthetisierten Zeitsteuerungssignals wesentlich in Verbindung mit der Stabilität des örtlichen Oszillators fester Frequenz. Die Entkopplung der Funktionen zur Abschätzung und Synthetisierung ermöglicht diese individuell zu behandeln, wobei ihre gegenseitige Abhängigkeit bei der Projektierung in den Hintergrund tritt. Somit können Oszillatoren mit fester oder variabler Frequenz anstelle von kostspieligen Oszillatoren mit variabler Frequenz und höherer Genauigkeit verwendet werden.
In Fig. 1 sind eine Frequenzschätzeinrichtung 101, ein Frequenzsynthetisierer 102 und ein Oszillator 103 mit fester Frequenz dargestellt. Die Frequenzschätzeinrichtung 101 enthält einen Phasenabtaster und Zähler (1) 104, eine Verstärkungskompensationsschaltung 105 und eine steuerbare phasenstarre Schleife. Zusätzlich sind ein Oszillator 106 zur Anzeige eines Signalverlustes, ein Phasenvariationsdetektor 107, ein ODER- Gatter 108 und ein steuerbarer Schalter 109 vorhanden. Die phasenstarre Schleife ist in diesem Beispiel eine sogenannte Schleife zweiter Ordnung mit einer proportionalen und einer integralen Regelung. Die phasenstarre Schleife weist einen Summierer 110, eine Einheit (K1) 111 mit proportionaler Verstärkung, eine Einheit (K2) 112 mit integraler Verstärkung, einen Integrator (B) 113, einen Summierer 114 und einen Integrator (A) 115 auf. Die Einheit (K1) 111 mit proportionaler Verstärkung, die Einheit (K2) 112 mit integraler Verstärkung, der Integrator (B) 113 und der Summierer 114 bilden ein sogenanntes Schleifenkompensationsfilter.
Für den Fachmann ist anhand der nachfolgenden Beschreibung erkennbar, daß die sowohl in der Frequenzschätzeinrichtung 101 und dem Frequenzsynthetisierer 102 verwendeten digitalen Module über getaktet werden (nicht im einzelnen dargestellt).
Die Details des Abtasters und Zählers (1) 104 sind in Fig. 4 dargestellt. Demgemäß sind ein Zähler 401, ein Flip-Flop 402 mit D- Eingang und ein Zwischenspeicher 403 gezeigt. Das ankommende Zeitsteuerungssignal Φi(t) speist den Zähler 401 und den Inverter 404, den Takteingang CLK des Flip-Flop 402. Der Zähler 401 ist in diesem Beispiel ein Modulo-k&sub1;-Zähler. Der Wert von ki bestimmt sich zu
k&sub1; = nächstliegende ganze Zahl von [fi Ts] (1),
wobei fi die nominale Frequenz des auf der Verbindungsleitung ankommenden Zeitsteuerungssignals ist, z. B. 1,544 MHz für US-Systeme oder 2.048 MHZ für europäische Systeme, und Ts das Abtastintervall des Ausgangssignals des Oszillators 103 mit fester Frequenz, im vorliegenden Beispiel 1 ms, ist. In diesem Beispiel hat der Oszillator eine Güte von 1:10¹&sup0; pro Tag. Das örtliche Taktsignal mit einer Periode Ts des Oszillators 103 (Fig. 1) mit fester Frequenz wird in den D- Eingang des Flip-Flop 402 eingespeist. Das Q-Ausgangssignal des Flip- Flop 402 wird dem Zwischenspeicher 403 zugeführt. Das Flip-Flop 402 ist vorgesehen, damit das Ausgangssignal des Zählers 401 vor dem Einspeichern des Werts in den Zwischenspeicher 403 stabil ist. Das Ausgangssignal Φi(n) des Zwischenspeichers 403 wird in die Verstärkungskompensationseinheit 105 eingespeist. Phasenabtaster und Zähler 104 erzeugen ein Ausgangssignal Φi(n), das eine abgetastete Darstellung des kontinuierlichen Zeitsteuerungssignals Φi(t) in dem von dem Oszillator 103 erzeugten Abtastintervalls Ts ist. Mit (n) wird der n-te Abtastwert in dem Abtastintervall nTs bezeichnet.
Wie anhand von Fig. 1 bereits erwähnt, wird das Ausgangssignal Φi(n) des Phasenabtasters und Zählers (1) 104 der Verstärkungskompensationseinheit 105 zugeführt. Wie bereits dargelegt, sind die Charakteristiken des Phasenabtasters und Zählers (1) 104 derart, daß k Schritte einen Zyklus des Ausgangssignals Φi(n) repräsentieren. Der Wert k&sub1; hängt von der Abtastrate Ts und der Frequenz fi des Eingangssignals ab. Dementsprechend liefert der Phasenabtaster und Zäher (1) 104 einen "Verstärkungsfaktor"
Kps1 = K&sub1;/2N (2),
wobei N die Anzahl der Bits am Ausgang des Zwischenspeichers 403 (Mol-%4) und k&sub1; der Modulo des Phasenabtasters und Zählers (1) 104 ist. Dieser Verstärkungsfaktor Kps¹ wird durch die Verstärkungskompensationseinheit 105 auf Null gebracht. Daher ist das Ausgangssignal der Verstärkungskompensationseinheit 105, welches das Eingangssignal der phasenstarren Schleife der Frequenzschätzeinrichtung 101 ist
PHIN(n) = 1/KpsΦi(n) (3).
Die in der Frequenzschätzeinrichtung 101 verwendete phasenstarre Schleife ist eine sogenannte Schleife zweiter Ordnung mit einer proportionalen und integralen Regelung, wobei K&sub1; die proportionale Verstärkung und K&sub2; die integrale Verstärkung ist. Die proportionale Verstärkung K&sub1; erzeugt kurzzeitige Frequenzänderungen, die zur Minimierung des Phasenfehlers erforderlich sind. Die integrale Verstärkung K&sub2; repräsentiert eine langzeitige Durchschnittsfrequenz, die gleich dem Eingangssignal des Integrators (A) 115 ist, um eine Frequenzverriegelung herbeizuführen. Demgemäß speist das ankommende Phasensignal PHIN(n) einen ersten Eingang eines Summierers 110, während das örtliche Phasensignal PHLOC des Integrators (A) 115 einem zweiten Eingang des Summierers 110 zugeführt wird. Der Summierer erzeugt die algebraische Differenz der eingespeisten Signale, nämlich
PHE1(n) = PHIN(n) - PHLOC(n) (4),
welche den zu korrigierenden Phasenfehler darstellt und dadurch die Phasenverriegelung in der Schleife erzielt. Der Phasendifferenzfehler PHE1(n) wird in die Einheit 111 mit proportionaler Verstärkung (K&sub1;) eingespeist, welche den proportionalen Frequenzterm FRQP1 (n) erzeugt, nämlich
FRQP1(n) = K&sub1; PHE1(n) (5).
Der proportionale Frequenzterm FRQP1(n) der Verstärkungseinheit K&sub1; 111 wird über den steuerbaren Schalter 109 in die Einheit 112 mit der Verstärkung K&sub2; und einen ersten Eingang des Summierers 114 eingegeben. Das Ausgangssignal der Einheit 112 mit der Verstärkung K&sub2; wird in den Integrator (B) 113 eingespeist, der wiederum den integralen Frequenzterm FRQINT1(n) erzeugt und diesen in einen zweiten Eingang des Summierers 114 einspeist. Der Integrator (B) 113 aktualisiert den integralen Frequenzterm FRQINT1(n) wie folgt:
FRQUINT1(n+1) = (FRQP1(n) K2) + FRQINT1(n) (6).
Der Summierer 114 erzeugt den gewünschten Frequenzschätzwert, nämlich
FPQEST(n) = FRQP1(n) + FRQINT1(n) (7).
Das dem Frequenzschätzwert entsprechende Ausgangssignal des Summierers 114 speist den Integrator (A) 115, welcher das phasenstarre Signal PHLOC(n) erzeugt. PHLOC(n) wird in dem Integrator (A) 115 wie folgt aktualisiert:
PHLOC(n+1) = FRQEST(n) + PHLOC(n) (8).
Die Verwendung des Integrators (A) 115 entkoppelt den Prozeß der Frequenzabschätzung wirkungsvoll von dem Prozeß der Frequenzsynthetisierung. Die Entkopplung läßt sich dadurch realisieren, daß der Integrator (A) 115 eine digitale Ausführung eines spannungsgesteuerten Oszillators ist, der normalerweise in einer phasenstarren Schleife verwendet wurde, um das örtliche Phasensignal PHLOC(n) im wesentlichen gleich zu dem Eingangsphasensignal PHIN(n) zu erzeugen. Es ist wichtig festzustellen, daß das Ausgangssignal des Integrators (A) 115 ein in digitaler Form dargestellter Wert ist. Es ist wünschenswert, daß der von der Frequenzschätzeinrichtung 101 gebildete Frequenzschätzwert FRQEST eine höhere Auflösung als k&sub1; Schritte haben sollte, um das Quantisierungsrauschen zu reduzieren.
Für die Erfindung ist es auch wichtig, Änderungen des dem Frequenzschätzwert entsprechenden Eingangssignal, nämlich FRQEST, des Integrators (A) 115 zu sperren. Diese Sperrung läßt sich gemäß einem Aspekt der Erfindung durch Verwendung eines steuerbaren Schalters 109 realisieren, um effizient ein Null-Wert-Eingangssignal herbeizuführen, das direkt den ersten Eingang des Summierers 114 und über die Einheit 112 mit der Verstärkung K&sub2; und dem Integrator (B) 113 dem zweiten Eingang des Summierers eingespeist wird, wenn entweder das ankommende Zeitsteuerungssignal Φi(t) verloren oder die Phasenänderung des Phasenfehlersignals PHE1(n) zu groß ist. Der Betrag und Typ der Phasenänderung ist systemabhängig und daher unterschiedlich für jede bestimmte Anwendung. Beispielsweise ist ein Phasenfehler von > 10 Mikrosekunden der Phase nicht akzeptabel. Der Schalter 109 wird über das Ausgangssignal des ODER-Gatters 108 gesteuert. Daher speist der den Verlust eines Signal anzeigende Detektor 106 ein Steuersignal in einen ersten Eingang des ODER-Gatters 108 ein, ob ein ankommendes Zeitsteuerungssignal Φi(t) vorhanden ist oder nicht. Eine logische Eins steht für den Verlust des Signals Φi(t).
In ähnlicher Weise wird das Ausgangssignal des Phasenänderungsdetektors 107 dem ODER-Gatter 108 zugeführt, das anzeigt, ob der Phasenfehler PHE1(n) zu groß ist oder nicht. Eine logische Eins steht an, wenn PHE1(n) außerhalb der vorgeschriebenen Grenzen liegt (10 Mikrosekunden in dem angenommenen Beispiel). Der steuerbare Schalter 109 spricht auf das der logischen Eins entsprechende Signal des ODER-Gatters 108 an, um den Stromkreis der Schaltungsverbindung zwischen der Verstärkungseinheit 111 und der Verstärkungseinheit 112 und den Summierer 114 zu öffnen, wenn entweder der Verlust des ankommenden Zeitsteuerungssignals Φi(t) oder eine Veränderung des Phasenwertes PHE1(n) in einem Bereich außerhalb der vorbestimmten Grenzwerte angezeigt wird. Das öffnen des steuerbaren Schalters 109 sperrt die Aktualisierung des Integrators (B) 113 und des Integrators (A) 115. Das heißt, daß ein Null-Wert-Signal in den Integrator (B) 113 und den ersten Eingang des Summierers 114 eingespeist wird. Der Frequenzschätzwert FRQEST(n) verbleibt daher konstant bei seinem Langzeitdurchschnittswert, und der Integrator (A) 115 integriert weiterhin FRQEST(n) entsprechend Gleichung 8 in Intervallen Ts, um PHLOC(n) zu erzeugen. PHLOC(n) hat daher weiterhin eine konstante Änderungsrate, als ob die Frequenzschätzeinrichtung 101 noch phasenstarr zu dem ankommenden Referenzzeitsteuerungssignal Φi(t) wäre.
Das örtliche Phasensignal PHLOC(n) der Frequenzschätzeinrichtung 101 speist den Frequenzsynthetisierer 102, der ebenfalls eine phasenstarre Schleife enthält. Diese phasenstarre Schleife weist einen Summierer 120, eine Einheit 121 mit der Verstärkung Kα, eine Einheit 122 mit der Verstärkung Kβ, einen Integrator (C) 123, einen Summierer 124, einen Abtaster 125, einen digital gesteuerten Oszillator 126, einen Phasenabtaster und Zähler (2) 127 und eine Verstärkungskompensationseinheit 128 auf. Die Verstärkungseinheiten 121 und 122, der Integrator (C) 123 und der Summierer 124 bilden ein sogenanntes Schleifenkompensationsfilter.
Das Ausgangssignal PHLOC(n) der Frequenzschätzeinrichtung 101 wird in einen ersten Eingang des Summierers 120 des Frequenzsynthetisierers 102 eingespeist. Das verstärkungskompensierte Ausgangssignal PHOUT(n) der Verstärkungskompensationseinheit 128 mit einem zweiten Eingang des Summierers 120 zugeführt. Der Summierer 120 liefert das algebraische Differenzsignal PHE2(n), wobei
PHE2(n) = PHLOC(n) - PHOUT(n) (9)
ist. Das Ausgangssignal des Summierers 120 wird in die Einheit 121 mit der proportionalen Verstärkung Kα eingespeist. Die Verstärkungseinheit 121 erzeugt
FRQP2(n) = Kα PHE2(n) (10).
Das Ausgangssignal FRQP2(n) von Kα der Verstärkungseinheit 121 wiederum wird in einen ersten Eingang des Summierers 124 und in die Einheit 122 mit der integralen Verstärkung Kα eingespeist. Das Ausgangssignal der Einheit 132 speist den Integrator (C) 123. Das integrierte Ausgangssignal des Integrators (C) 123 wird einem Eingang des Summierers 124 zugeführt. Der Integrator (C) 123 aktualisiert den integralen Frequenzterm FRQINT2(n) wie folgt:
FRQINT2(n+1) = (FRQP2(n) Kβ) + FRQINT2(n) (11).
Der Summierer 124 erzeugt das gewünschte abgetastete Steuersignal
FRQCTL(n) = FRQP2(n) + FRQCTL(n) (12).
Das Frequenzsteuerungssignal FRQCTL(n) wird bei jedem Intervall Ts in dem DCO-Steuerregister 125 zwischengespeichert. Das Register 125 hält die Werte FRQCTL(n) während des örtlichen Abtastintervalls Ts konstant. Der zwischengespeicherte Wert FRQCTL(n) wird in den digital gesteuerten Oszillator (DCO) 126 eingespeist, der das gewünschte Ausgangszeitsteuerungssignal Φo(t) erzeugt.
Einzelheiten des digital gesteuerten Oszillators 126 sind vereinfacht in Fig. 3 dargestellt. Ein Digital/Analog-Wandler 301 und ein spannungsgesteuerter Oszillator 302 arbeiten in bekannter Weise, um das gewünschte Ausgangszeitsteuerungssignal Φo(t) zu erzeugen. Es ist jedoch darauf hinzuweisen, daß die Genauigkeit des spannungsgesteuerten Oszillators wesentlich geringer sein kann als bei in früheren Frequenzsynthetisiereinrichtungen mit einer einzelnen phasenstarren Schleife verwendeten, spannungsgesteuerten Oszillatoren. Das beruht auf der Tatsache, daß das Ausgangssignal der Frequenzschätzeinrichtung 101 konstant gehalten wird, wenn das ankommende Zeitsteuerungssignal verloren ist, und daher der Frequenzsynthetisierer 102 immer phasenstarr ist und niemals frei läuft. Da im bekannten Fall die spannungsgesteuerten Oszillatoren bei Verlust des ankommenden Zeitsteuerungssignals frei laufen konnten, waren bei konstantem Eingangssignal extrem stabile Frequenzcharakteristiken erforderlich. Wie in Fig. 1 dargestellt, wird das Ausgangszeitsteuerungssignal Φo(t) in den Phasenabtaster und Zähler (2) 127 eingespeist, wodurch ein abgetastetes Signal Φo(n) erzeugt wird. Der Phasenabtaster und Zähler (2) 127 sind im wesentlichen identisch zu dem in Fig. 4 gezeigten Phasenabtaster und Zähler (1) 104. Dementsprechend wird Φo(t) in der gleichen Weise erzeugt, wie es für Φi(n) bereits beschrieben wurde. Der einzige Unterschied besteht darin, daß
k&sub2; = nächstliegende ganze Zahl von [fo Ts] (13)
ist. Es ist anzumerken, daß
fo = k&sub1;/k&sub2; fi (14)
ist, wobei fo die Frequenz des Ausgangssignals Φo(t) und fi die Frequenz des Eingangssignals Φi(t) ist. Die Verstärkung des Ausgangssignals Φo(n) des Phasenabtasters und Zählers (2) 127 wird von der Verstärkungskompensationseinheit 128 kompensiert, um PHOUT(n) zu erhalten. Die Verstärkungskompensationseinheit 128 entspricht im wesentlichen der Einheit 105 und kompensiert die Verstärkung des Phasenabtasters, nämlich Kps2 = k&sub2;/k&sub1;, um
PHOUT(n) = 1/Kps2 Φo(n) (15)
zu erzeugen.
Es ist anzumerken, daß, wenn das Eingangssignal FRQEST(n) des Integrators (A) 115 der Frequenzschätzeinrichtung 101 konstant gehalten wird, der digital gesteuerte Oszillator 126 des Frequenzsynthetisierers 102 nicht frei laufen kann und die phasenstarre Schleife verbleibt phasenstarr mit PHLOC(n). Die Frequenzstabilität des Ausgangssignals Φo(t) ist dann abhängig von der Stabilität des Oszillators 103 fester Frequenz und der Anzahl von Bits, die zur Darstellung des Frequenzschätzwerteingangssignals FRQEST(n) des Integrators (A) 115 verwendet werden. In früheren Einrichtungen war die Anzahl der Bits, die zur Darstellung von FRQEST(n) verwendet werden konnten, begrenzt, da ein Digital/Analog- Wandler für die Verwendung eines spannungsgesteuerten Oszillators erforderlich war. Die vermehrte Anzahl von Bits für einen solchen D/A- Wandler führte zu einer Kostensteigerung.
Fig. 2 zeigt ein mit einem Prozessor versehenes Ausführungsbeispiel der Erfindung, das dem Ausführungsbeispiel gemäß Fig. 1 entspricht. Die Einrichtung enthält einen Phasenabtaster und Zähler 201, einen Phasenabtaster und Zähler 202, einen Oszillator 203 mit fester Frequenz und hoher Genauigkeit, einen Prozessor 204 und einen digital gesteuerten Oszillator (DCO) 205. Der Prozessor 204 weist einen Mikrocomputer bekannter Art auf, im vorliegenden Beispiel einen Intel 80186. Das ankommende Referenzzeitsteuerungssignal Φi(t) wird in den Phasenabtaster und Zähler 201 eingespeist, der das abgetastete Zeitsteuerungssignal Φi(n) erzeugt, und zwar ansprechend auf das örtliche Zeitsteuerungssignal mit der von dem Oszillator fester Frequenz 203 vorgegebenen Periode Ts. In ähnlicher Weise wird der Phasenabtaster und Zähler 202 von dem Ausgangszeitsteuerungssignal Φo(t) des DCO 205 gespeist, um ein abgetastetes Ausgangssignal in Abhängigkeit von dem örtlichen Zeitsteuerungssignal des Oszillators 203 zu erzeugen. Das abgetastete, ankommende Zeitsteuerungssignal Φi(n) und das abgetastete Ausgangszeitsteuerungssignal Φo(n) werden in den Prozessor 204 eingegeben. Phasenabtaster und Zählerschaltungen 201 und 202 sind identisch, so wie es in Fig. 4 dargestellt und vorher beschrieben wurde. Ferner wird in den Prozessor 204 das örtliche Zeitsteuerungssignal des Oszillators fester Frequenz 203 eingespeist, das den Prozessor mit der Periode Ts unterbricht. Der Prozessor 204 erzeugt das Frequenzsteuerungssignal FRQCTL(n), das in einem Register des Prozessors 204 gespeichert wird und den digital gesteuerten Oszillator (DCO) 205 speist.
Die Arbeitsweise des Prozessors 204 zur Erzeugung des Frequenzsteuersignals FRQCTL(n) ist in dem Ablaufplan gemäß Fig. 5 dargestellt. Die Routine wird nach jeder Unterbrechung mit der Periode Ts über 501 eingegeben. Danach überprüft ein bedingter Verzweigungsbefehl 502, ob das ankommende Zeitsteuerungssignal Φi(t) vorhanden ist. Wenn der Ablaufschritt 502 zu dem Ergebnis "Ja" führt, veranlaßt der Operationsblock 503 den Phasenabtaster und Zähler (1) 201 zu lesen, wodurch Φi(n) in den Prozessor 204 eingespeist wird. Dann veranlaßt der Operationsblock 504, PHIN(n) zu berechnen. Dies erfolgt durch Verstärkungskompensation von Φi(n), wie vorstehend in Gleichung 3 beschrieben. Der Operationsblock 505 bewirkt eine Berechnung des Signals PHE1(n) für den Phasenfehler 1 entsprechend Gleichung (4). Der bedingte Verzweigungsbefehl 506 überprüft, ob der Phasenfehler PHE1(n) innerhalb der vorgegebenen Grenzen liegt. Wenn der Ablaufschritt 506 zu dem Ergebnis "Ja" führt, veranlaßt der Operationsblock 507 die Berechnung des proportionalen Frequenzterms FRQP1(n) entsprechend Gleichung (5). Dann veranlaßt der Operationsblock 509 die Berechnung des integralen Frequenzterms FRQINT1(n) entsprechend Gleichung (6). Danach veranlaßt der Operationsblock 509 die Berechnung des gewünschten Frequenzschätzwertes FRQEST(n) entsprechend Gleichung (7).
Wenn der bereits erwähnte Ablaufschritt 502 zu dem Ergebnis "Nein" führt und damit anzeigt, daß das ankommende Signal Φi(t) verloren gegangen ist, wird die Steuerung auf den Operationsblock 510 übertragen, der bewirkt, daß der proportionale Frequenzterm FRQP1(n) auf Null gesetzt wird. Das ist äquivalent zum öffnen des Schalters 109 in Fig. 1, der die Aktualisierung des Integrators (B) 113 sperrt (Mol-%1). Dann veranlaßt der Operationsblock 508, den integralen Frequenzterm FRQINT1(n) nach Gleichung (6) zu berechnen. Danach veranlaßt der Operationsblock 509 die Berechnung des Frequenzschätzwertes FRQEST(n) entsprechend Gleichung (7). Wie bereits erwähnt, bleibt der resultierende Frequenzschätzwert FRQEST(n) konstant, wenn der proportionale Frequenzterm FRQP1(n) auf Null gesetzt wird.
Der Operationsblock 512 veranlaßt den Phasenabtaster und Zähler (2) 202 zu lesen und die abgetastete Darstellung des Ausgangssignals Φo(n) in den Prozessor 204 einzuspeisen (Fig. 2). Der Operationsblock 513 veranlaßt die Berechnung des Signals PHE2(n) für den Phasenfehler 2 entsprechend Gleichung (9). Der Operationsblock 514 veranlaßt die Berechnung des proportionalen Frequenzterms FRQP2(n) entsprechend Gleichung (10). Dann veranlaßt der Operationsblock 515, den integralen Frequenzterm FRQINT2(n) anhand der Gleichung (11) zu berechnen. Der Operationsblock 512 veranlaßt die Berechnung des Steuerungssignal FRQCTL(n) des DCO 205 entsprechend Gleichung (12). Dann bewirkt der Operationsblock 517, daß das DCO-Steuerungssignal FRQCTL(n) in ein DCO-Steuerregister geschrieben wird, das wiederum FRQCTL(n) in den digital gesteuerten Oszillator (DCO) 205 (Fig. 2) einspeist, um das Ausgangszeitsteuerungssignal Φo(t) zu erzeugen. Der Operationsblock 518 veranlaßt, daß das aktualisierte örtliche Phasensignal PTLOC(n+1) entsprechend Gleichung (8) berechnet wird. Der Operationsblock 519 veranlaßt, daß der aktualisierte integrale Frequenzterm FRQINT1(n+1) entsprechend Gleichung (6) berechnet wird. Der Operationsblock 520 bewirkt, daß der aktualisierte integrale Frequenzterm FRQINT2(n+1) entsprechend Gleichung (11) berechnet wird. Die Steuerung springt danach über 521 zu einem anderen Prozeß zurück, bis die nächste Unterbrechung die erneute Eingabe dieser Routine veranlaßt.
Fig. 6 zeigt ein vereinfachtes Blockdiagramm von Details einer redundanten Synchronisationsschaltung mit mehreren Referenzzeitsteuerungssignalen entsprechend einem Aspekt der Erfindung. Fig. 6 zeigt eine Frequenzschätzeinrichtung (A) 601, eine Frequenzschätzeinrichtung (B) 602, einen Selektor 603, einen Integrator (D) 604, einen Frequenzsynthetisierer 605 und einen Oszillator mit fester Frequenz 606. Erste und zweite ankommende Zeitsteuerungssignale ΦiA(t) und ΦiB(t) und das örtliche Zeitsteuerungssignal mit der von dem Oszillator 606 vorgegebenen Periode Ts werden in die Frequenzschätzeinrichtung 601 bzw. 602 eingespeist. Das Ausgangssignal des Oszillators 606 wird auch in den Integrator 604 und den Frequenzsynthetisierer 605 eingespeist. Die Frequenzschätzeinrichtungen 601 und 602 sind im wesentlichen identisch mit der Frequenzschätzeinrichtung 101 in Fig. 1, außer daß das Frequenzschätzwertsignal FRQEST(n)(A), das Schaltersteuersignal SWCTL(A) der Schätzeinrichtung 601, das Frequenzschätzwertsignal FRQEST(n)(B) und das Schaltersteuersignal SWCTL(B) der Schätzeinrichtung 602 in den Selektor 603 eingespeist werden. Der Selektor 603 enthält eine auf die Schaltersteuersignale SWCTL(A) und SWCTL(B) ansprechenden Logik zur Auswahl einer der Frequenzschätzwertsignale FRQEST(A) oder FRQEST(B) für den Integrator (D) 604. Der Auswahlprozeß zeigt an, wenn SWCTL(A) und SWCTL(B) "falsch" sind, d. h. repräsentativ für eine logische Null, daß die beiden ankommenden Zeitsteuerungssignale ΦiA(t) und ΦiB(t) vorhanden sind und daß die entsprechenden Phasenfehler PHE1(n) (A) und PHE1(n) (B) innerhalb der vorgegebenen Grenzwerte liegen; dann ist FRQEST(A) ausgewählt. Wenn entweder SWCTL(A) oder SWCTL(B) "wahr", d. h. repräsentativ für eine logische Eins sind, wird angezeigt, daß die entsprechenden ankommenden Zeitsteuerungssignale verloren sind oder der entsprechende Phasenfehler außerhalb der vorgegebenen Grenzwerte liegt, und der andere der Frequenzschätzwerte FRQEST(n) (A) oder FRQEST(n) (B) ist ausgewählt. Wenn SWCTL(A) und SWCTL(B) beide "wahr" sind, wird angezeigt, daß entweder beide Zeitsteuerungssignale ΦiA(t) und ΦiB(t) verloren sind oder beide entsprechende Phasenfehler außerhalb der Grenzen oder irgendeiner Kombination derselben liegen; dann ist das Frequenzschätzwertsignal ausgewählt, das dem zuletzt ankommenden Zeitsteuerungssignal entspricht, das vorhanden war und einen Phasenfehler innerhalb der vorgegebenen Grenzwerte aufweist.
Der ausgewählte Frequenzschätzwert FRQEST(n) (S) wird in den Integrator (D) 604 eingegeben. Der Integrator (D) 604 ist identisch zu dem Integrator (A) 115 in Fig. 1 und erzeugt das ausgewählte örtliche Phasensignal PHLOC(n) (S) entsprechend Gleichung (8). Mit dem zusätzlichen Integrator (D) 604 sollen Phasendiskontinuitäten verhindert werden, die in dem Ausgangszeitsteuerungssignal Φo(t) durch Schalten der örtlichen Phasensignale PHLOC(n) (A) und PHLOC(n) (B) entstehen würden, die in der Frequenzeinrichtung 601 bzw. 602 erzeugt werden. Diese Diskontinuitäten werden vermieden durch Einspeisen der Frequenzschätzwertsignale FRQEST(n) (A) und FRQEST(n) (B) in den Selektor 603 zum Schalten und dann nach der Auswahl zum Integrieren, um PHLOC(n) (S) zu erhalten.
Das örtliche Phasensignal PHLOC(n) (S) wird in den Frequenzsynthetisierer 605 eingespeist, der das Ausgangszeitsteuerungssignal Φo(t) erzeugt. Der Frequenzsynthetisierer 605 ist identisch zu dem Frequenzsynthetisierer 102 in Fig. 1 und oben beschrieben.
Fig. 7 zeigt ein vereinfachtes Blockdiagramm eines anderen Ausführungsbeispiels einer redundanten Zeitsteuerungssynchronisationsschaltung entsprechend einem Aspekt der Erfindung. Fig. 7 zeigt einen Phasenabtaster und Zähler (A) 701, einen Phasenabtaster und Zähler (B) 702, einen Oszillator 703 mit fester Frequenz, einen Prozessor 704, einen digital gesteuerten Oszillator 705 und einen Abtaster und Zähler (C) 706. Der Prozessor 704 enthält einen Mikrocomputer, z. B. einen Intel 80186. Phasenabtaster und Zähler 701 und 702 sind identisch zu dem Phasenabtaster und Zähler 127 in Fig. 1. Ebenso ist der Phasenabtaster und Zähler 706 identisch zu dem Phasenabtaster und Zähler 127, wie er in Fig. 1 gezeigt und dort beschrieben ist. Der Oszillator 703 mit fester Frequenz ist identisch zu dem Oszillator 103 in Fig. 1, und DCO 705 ist identisch zu DCO 126 in Fig. 1. Ankommende Zeitsteuerungssignale ΦiA(t) und ΦiB(t) werden in den Phasenabtaster und Zähler (A) 701 bzw. den Phasenabtaster und Zähler (B) 702 eingespeist. Phasenabtaster und Zähler (A) 701 und Phasenabtaster und Zähler (B) 702 erzeugen ansprechend auf das Ausgangssignal mit der Periode Ts des Oszillators 703 abgetastete Darstellungen der ankommenden Zeitsteuerungssignale, nämlich ΦiA(n) bzw. ΦiB(n). In ähnlicher Weise erzeugt der Phasenabtaster und Zähler (C) 706 in Abhängigkeit von dem Ausgangssignal des Oszillators fester Frequenz 703 eine abgetastete Darstellung des Ausgangszeitsteuerungssignals Φo(t), nämlich Φo(n). Die abgetasteten Signale ΦiA(n), ΦiB(n) und Φo(n) werden fortwährend mit dem Ausgangssignal des Oszillators 703 in den Prozessor 704 eingespeist. Der Prozessor 704 ist ein Mikrocomputersystem mit einem gespeicherten Programm, um die duale Frequenzschätzwertfunktionen, die Auswahl des Frequenzschätzwertes, die Integration des ausgewählten Frequenzschätzwertes und die Erzeugung des DCO-Steuersignals FRQCTL(n) zu bewirken. Das Ausgangssignal eines DCO-Steuerregisters in dem Prozessor 704, nämlich FRQCTL(n), wird in den DCO 704 eingespeist, der wiederum das Ausgangssignal Φo(t) erzeugt. Die Fig. 8, 9 und 10 bilden, wenn sie über AA-AA und BB-BB miteinander verbunden sind, einen Ablaufplan der Ablaufschritte einer Routine, die von dem Prozessor 704 durchgeführt wird, um das DCO-Steuersignal FRQCTL(n) zur Steuerung des digital gesteuerten Oszillators (DCO) zu bilden, der seinerzeit das Ausgangszeitsteuerungssignal Φo(t) erzeugt. Die Routine wird über 801 eingegeben, und zwar in Abhängigkeit einer Unterbrechung, die von dem Ausgangssignal mit der Periode Ts des Oszillators 703 fester Frequenz bewirkt wird. Danach setzt der Operationsblock 802 anfänglich den Zeitsteuerungsstatus auf der Verbindungsleitung A auf eine logische Null. Dies zeigt an, daß das Signal ΦiA(t) vorhanden und nicht verloren ist. Ein bedingter Verzweigungsbefehl 803 macht eine Prüfung, um festzustellen, ob das ankommende Zeitsteuerungssignal ΦiA(t) vorhanden ist. Wenn die Prüfung des Ablaufschritts 803 zu dem Ergebnis "Ja" führt, veranlaßt der Operationsblock 804 den Phasenabtaster und Zähler (A) 701 zu lesen. Dadurch wird die abgetastete Darstellung ΦiA(n) des ankommenden Zeitsteuerungssignals ΦiA(t) in den Prozessor 704 eingespeist. Dann veranlaßt der Operationsblock 805 die Berechnung der Phase in (A), PHIN(n)A, welche die entsprechend Gleichung (3) verstärkungskompensierte Version von ΦiA(n) ist. Der Operationsblock 806 veranlaßt die Berechnung des Phasenfehlers auf (A), PHE1(n)A, gemäß Gleichung (4). Der bedingte Verzweigungsbefehl 807 prüft, ob der Phasenfehlerl innerhalb der vorgeschriebenen Grenzwerte liegt, die für das einzelne System gesetzt sind. Wenn die Prüfung des Ablaufschritts 807 zu dem Ergebnis "Ja" führt, veranlaßt der Operationsblock 808 die Berechnung des proportionalen Frequenzterms (A) FRQP(n)(A) gemäß Gleichung (5). Danach veranlaßt der Operationsblock 811 die Berechnung des integralen Frequenzterms (A) FRQINT(n)(A) entsprechend Gleichung (6).
Zurückkommend auf den bedingten Verzweigungsbefehl 803 ist festzustellen, wenn dieser zu dem Ergebnis "Nein" führt, ist das Zeitsteuerungssignal ΦiA(t) verloren, und die Steuerung wird auf den Operationsblock 809 übertragen. Wenn die Prüfung des bedingten Verzweigungsbefehls 807 zu dem Ergebnis "Nein" führt, liegt der Phasenfehler innerhalb der Grenzwerte, und die Steuerung wird auf den Operationsblock 809 übertragen. Der Operationsblock 809 setzt den ankommenden Zeitsteuerungsstatus auf der Verbindungsleitung (A) auf eine logische Eins, womit angezeigt wird, daß der in Abhängigkeit von dem ankommenden Zeitsteuerungssignal ΦiA(t) erzeugte Frequenzschätzwert nicht aktualisiert werden soll. Um dies zu erreichen, setzt der Operationsblock 810 den Frequenzterm (A) FRQP(n)(A) = 0. Dies ist im wesentlichen das gleiche, wie das öffnen des Schalters 109 in Fig. 1.
Danach veranlaßt der Operationsblock 811 die Berechnung des integralen Frequenzterms (A) FRQINT1(n) (A), und zwar auch gemäß Gleichung (6).
Der Operationsblock 812 bewirkt die Berechnung des Frequenzschätzwertes (A), FRQEST(n) (A) entsprechend Gleichung (7).
Der Operationsblock 813 veranlaßt, daß die aktualisierte örtliche Phase PHLOC(n+1) (A) gemäß Gleichung (8) berechnet wird.
Der Operationsblock 814 veranlaßt, daß der aktualisierte integrale Frequenzterm FRQUINT1(n+1) (A) gemäß Gleichung (6) berechnet wird. Dies vollendet die Ablaufschritte zur Erzeugung des Frequenzschätzwertes (A), FRQUEST(n) (A).
Die Ablaufschritte 816 bis 828 sind identisch zu den Ablaufschritten 801 bis 814, ausgenommen sie bewirken die Erzeugung des Frequenzschätzwertes (B) für ankommende Zeitsteuerungssignale ΦiB(t). Daher werden die Ablaufschritte 816 bis 818 nicht nochmals im einzelnen beschrieben.
Der bedingte Verzweigungsbefehl 830 überprüft den Zeitsteuerungsstatus der Verbindungsleitung (A) und den Zeitsteuerungsstatus der Verbindungsleitung (B), um zu bestimmen, ob beide ankommende Zeitsteuerungssignale ΦiA(t) und ΦiB(t) vorhanden sind. Wenn der Test zu dem Ergebnis "Ja" führt, veranlaßt der Operationsblock 831, daß der Frequenzschätzwert (A) FRQEST(n) (A) zur Erzeugung des gewünschten Ausgangszeitsteuerungssignals Φo(t) ausgewählt und die Steuerung auf den Operationsblock 832 übertragen wird. Wenn die Prüfung durch den Ablaufschritt 830 zu dem Ergebnis "Nein" führt, überprüft der bedingte Verzweigungsbefehl 833, ob der Zeitsteuerungsstatus der Verbindungsleitung (A) eine logischen Null ist, womit angezeigt wird, daß ΦiA(t) vorhanden ist und der Phasenfehler (A) innerhalb der Grenzwerte liegt. Wenn die Prüfung durch den Ablaufschritt 833 zu dem Ergebnis "Ja" führt, veranlaßt der Operationsblock 831 die Auswahl des Frequenzschätzwertes (A) FRQEST(n) (A), und die Steuerung wird auf den Operationsblock 832 überführt. Wenn die Prüfung durch den Ablaufschritt 833 zu dem Ergebnis "Nein" führt, d. h. daß der Zeitsteuerungsstatus der Verbindungsleitung (A) eine logische Eins ist, womit angezeigt wird, daß ΦiA(t) nicht vorhanden ist oder der entsprechende Phasenfehler (A) nicht innerhalb der Grenzwerte liegt, veranlaßt der bedingte Verzweigungsbefehl 834 die Prüfung des Zeitsteuerungsverbindungsstatus (B), um festzustellen, ob das Zeitsteuerungssignal ΦiB(t) der Verbindungsleitung vorhanden ist und der entsprechende Phasenfehler (B) innerhalb der Grenzwerte liegt. Wenn die Prüfung des Ablaufschrittes 834 zudem Ergebnis "Ja" führt, veranlaßt der Operationsblock 835 die Auswahl des Frequenzschätzwertes (B), FRQUEST(n) (B). Danach wird die Steuerung auf den Operationsblock 832 übertragen. Wenn die Prüfung des Ablaufschrittes 834 zu dem Ergebnis "Nein" führt, d. h. wenn der Zeitsteuerungsstatus auf der Verbindungsleitung (B) eine logische Eins ist, womit angezeigt wird, daß ΦiB(t) nicht vorhanden ist oder daß der entsprechende Phasenfehler (B) nicht innerhalb der Grenzwerte liegt, veranlaßt der Operationsblock 836 die Auswahl des letzten des Frequenzschätzwertes (A), FRQEST(n) (A), oder des Frequenzschätzwertes (B), FRQUEST(n) (B), dessen Zeitsteuerungsstatus eine logische Null war. Das heißt, der Frequenzschätzwert wird für die letzte Zeitsteuerungsverbindungsleitung ausgewählt, für die angezeigt wurde, daß das entsprechende Zeitsteuerungssignal vorhanden war und der entsprechende Phasenfehler innerhalb der Grenzwerte lag, und zwar für die Zeitsteuerungsleitung, die früher den Status einer logischen Eins bekam. Danach wird die Steuerung auf den Operationsblock 832 übertragen.
Der Operationsblock 832 veranlaßt, daß der ausgewählte Frequenzschätzwert integriert wird, um den örtlichen Phasenwert PHLOG(n) (S) zu erhalten. Die Integration ist die gleiche, wie sie von dem Integrator (D) 604 in Fig. 6 gemäß Gleichung (8) durchgeführt wird.
Der Operationsblock 837 veranlaßt, den Phasenabtaster und Zähler (C) zu lesen.
Der Operationsblock 838 veranlaßt die Berechnung des Phasenfehlers (2), PHE2(n), gemäß Gleichung (9).
Der Operationsblock 839 veranlaßt die Berechnung des proportionalen Frequenzterms FRQP2(n) gemäß Gleichung (10).
Der Operationsblock 840 veranlaßt die Berechnung des integralen Frequenzterms FRQINT2(n) gemäß Gleichung (11).
Der Operationsblock 841 veranlaßt die Berechnung des DCO- Frequenzsteuersignals, FRQCTL(n), gemäß Gleichung (12).
Der Operationsblock 842 veranlaßt, daß das DCO- Frequenzsteuersignal in das Register geschrieben wird, welcher das Frequenzsteuersignal speichert, bis es aktualisiert wird. Das Frequenzsteuersignal, FRQCTL(n), wird in den DCO 705 eingespeist (Mol-%7).
Der Operationsblock 843 veranlaßt, daß das aktualisierte örtliche Phasensignal PHLOC(n+1) (S) gemäß Gleichung (8) für PHLOC(n+1) berechnet wird.
Der Operationsblock 844 veranlaßt, daß der aktualisierte integrale Frequenzterm FRQINT2(n+1) gemäß Gleichung (11) berechnet wird.
Danach wird über 845 ein Rücksprung der Steuerung zu einem Hauptprozeß durchgeführt, bis die nächste Unterbrechung von dem Oszillator 703 fester Frequenz empfangen wird.

Claims

1. Vorrichtung zur Erzeugung und Aktualisierung eines Schätzwertes für die Frequenz eines ankommenden Bezugszeitsteuerungssignals (Φi(t)) mit einer Sperreinrichtung (106, 108, 109) zur steuerbaren Sperrung einer Aktualisierung des Schätzwertsignal bei Verlust des ankommenden Bezugszeitsteuerungssignals, gekennzeichnet durch,

einen Oszillator (103) zur Erzeugung eines Ausgangssignals (Ts) mit einer festen Frequenz und entsprechenden Periode, einer Generatoreinrichtung (104) zur Erzeugung eines abgetasteten Eingangsphasensignals (Φi(n)) durch Abtasten der Phase des ankommenden Bezugszeitsteuerungssignals (Φi(t)) mit dem Oszillatorausgangssignal (Ts),

eine erste digitale phasenstarre Schleife (110, 115) einschließlich einer ersten Kombiniereinrichtung (110) zur algebraischen Kombination des abgetasteten Eingangsphasensignals mit einem örtlichen Phasensignal (PHLOC(n)) zur Gewinnung eines ersten Phasenfehlersignals (PHE1(n)), daß die algebraische Differenz zwischen dem abgetasteten Eingangsphasensignal und dem örtlichen Phasensignal ist,

ein erstes Schleifenkompensationsfilter (111-114), dem das erste Phasenfehlersignal zur Erzeugung eines Schätzwertsignals (FRQEST(n)) zugeführt wird, das eine Frequenzdifferenz zwischen der Frequenz des ankommenden Bezugszeitsteuerungssignals und der Oszillatorausgangssignalfrequenz darstellt,

einen Integrator (115), dem das Schätzwertsignal zur Erzeugung des örtlichen Phasensignals zugeführt wird, wobei das örtliche Phasensignal phasenstarr mit dem ankommenden Bezugszeitsteuerungssignal gekoppelt ist, und

einen Frequenzsynthetisierer (102), dem das örtliche Phasensignal zur Erzeugung eines Ausgangszeitsteuerungssignals (Φo(t)) zugeführt ist.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Sperreinrichtung eine Einrichtung (106) zur Anzeige eines Verlustes des ankommenden Bezugszeitsteuerungssignals enthält, wodurch die Aktualisierung des Schätzwertsignals in Zeitabschnitten gesperrt wird, in denen ein Verlust des ankommenden Bezugszeitsteuerungssignals festgestellt wird.

3. Vorrichtung nach Anspruch 2, bei dem die Sperreinrichtung ferner eine Einrichtung (107) zur Feststellung einer Variation des Phasenfehlersignals enthält, die größer ist als ein vorbestimmter Wert, wodurch die Aktualisierung des Schätzwertsignals für Intervalle gesperrt wird, in denen das Phasenfehlersignal den vorbestimmten Wert übersteigt.

4. Vorrichtung nach Anspruch 3, bei der die Sperreinrichtung ferner eine Einrichtung (109) aufweist, die unter Ansprechen auf Ausgangssignale der Einrichtung (106) zur Feststellung eines Verlustes des ankommenden Bezugszeitsteuerungssignals und der Einrichtung (107) zur Feststellung einer Variation des Phasenfehlersignals steuerbar ein Null-Wert-Signal an das Schleifenkompensationsfilter liefert.

5. Vorrichtung nach einem der Ansprüche 1 bis 4, ferner dadurch gekennzeichnet, daß der Frequenzsynthetisierer (102) aufweist: eine zweite digitale phasenstarre Schleife (120-128) mit einem digital gesteuerten Oszillator (125, 126), der unter Ansprechen auf ein Frequenzsteuersignal (FRQCTL(n)) ein Ausgangszeitsteuerungssignal (Φo(t)) erzeugt, eine Generatoreinrichtung (127, 128) zur Erzeugung eines abgetasteten Ausgangsphasensignals (PHOUT(n)) durch Abtasten der Phase des Ausgangszeitsteuerungssignals mit dem Oszillatorausgangssignal (TS), eine zweite Kombiniereinrichtung (120) zur algebraischen Kombination des abgetasteten Ausgangsphasensignals (PHOUT(n)) mit dem örtlichen Phasensignal (PHLOC(n)) zur Gewinnung eines zweiten Phasenfehlersignals (PHE2(n)) das die algebraische Differenz zwischen dem örtlichen Phasensignal und dem abgetasteten Ausgangsphasensignal ist, und ein zweites Schleifenkompensationsfilter (121-124), dem das zweite Phasenfehlersignal zur Erzeugung des Frequenzsteuersignals zugeführt ist, wodurch das Ausgangszeitsteuerungssignal in seiner Phase mit dem örtlichen Phasensignal verrastet ist.