SE502458C2 - Förfarande och anordning för avstämning av internt genererad klockpulssignal - Google Patents

Description

502 458 Som exempel kan nämnas att i ett processtyrsystem för övervakning av exempelvis yttre givare och ställdon frán en överordnad centralenhet, vanligen en dator, där kommunika- tionen mellan centralenheten och givarnas eller ställdonens logikkretsar i tillhörande slavar sker medelst seriell kommunikation över en databuss är det vanligt att respektive slav är utrustad med en krístalloscillator som genererar en klocksignal till slavens interna logikkretsar, vilken klock- signal samtidigt nyttjas som referenssignal till en faslàst loop som användes för signalsynkronisering vid inläsning av seriella data fràn den överordnade centralenheten.

Vid utveckling av högintegrerade logikkretsar för användning i miniatyriserade slavenheter är det möjligt att realisera samtlig elektronik pá ett enda mönsterkort, exempelvis med endast en eller några få ASIC-kretsar. Härvid uppkommer problem med att använda gängse teknik i form av kristall- styrda oscillatorer eller keramiska sàdana för att åstad- komma den erforderliga frekvensstabila referenssignalen, eftersom dessa oscillatorer skulle uppta alltför stor möns- terkortsyta. Sàdana oscillatorer är inte integrerbara pà exempelvis samma ASIC-krets om med integrerbar menas, vilket är fallet i denna beskrivning, att samtliga till kretsen hörande komponenter kan integreras i en IC utan behov av anslutning eller inlödning av externa komponenter till kretskortet eller kretsmönstret. Dessutom, i ett stort processtyrsystem med upp till flera tusen slavenheter i en applikation, ställer sig tekniken med att utrusta varje slavenhet med en intern frekvensstabil oscillator som dyrbar. Kristall- eller keramiska oscillatorer är dessutom bade mekaniskt och termiskt känsliga. Tillförlitligheten hos sàdana oscillatorer är dessutom inte alltid tillräcklig. 502 458 BESKRIVNING AV UPPFINNINGEN Uppfinningen avser en pà chip integrerbar krets med en så kallad frekvenslàst loop (FLL-krets) för generering och avstämning av en intern klockpulssignal i en elektronisk slavenhet ansluten till en överordnad elektronisk master- enhet där kretsen vid kommunikation mellan slavenheten och masterenheten mottar yttre frekvensstabila men brusiga klockpulser i meddelandepaket, varvid en andra i FLL-kretsen internt genererad klockpulssignal, en samplingssignal, fas- jämföres med de yttre klockpulserna i en faslàst loop, var- efter, i beroende av fasläget hos samplingssignalen jämförd med de yttre klockpulserna, styrpulser bildas som påverkar klockpulsgeneratorn för samplingssignalen, så att denna fas- làses pà den yttre klockpulssignalen. Den interna klockpuls- signalen frekvensjämföres med samplingssignalen, varpá FLL- kretsens interna klockpulsgenerator ändrar frekvensen i diskreta smà steg hos den interna klockpulssignalen utan störande fasförskjutning tills frekvensen för kretsens interna klockpulssignal och frekvensen för den yttre klock- pulssignalen överensstämmer.

Kretsen enligt uppfinningen är uppbyggd av digital logik samt analoga làgpass-filter och analog spänningsstyrd oscillator (VCO) och nyttjar ej kristall- eller keramiska oscillatorer och är därmed möjlig att totalintegreras och miniatyriseras och sàlunda realiseras pà mikrochips, exem- pelvis i form av ASIC-kretsar.

FLL-kretsen föregås av en diskriminator som känner igen medelandepaket med pulsfrekvenser av god noggrannhet.

Justering av frekvensen hos kretsens andra interna klock- pulssignal, samplingssignalen, sker endast vid av diskri- minatorn accepterade meddelandepaket.

Den faslàsta loopen i FLL-kretsen styrs via den internt i FLL-kretsen alstrade klockpulssignalen dà meddelandepaket ej föreligger via databussen. Härigenom uppnàs en snabbare 502 458 4 insvängning av den faslàsta loopen när medelandepaket med god noggrannhet uppträder.

Den faslàsta loopen läses mot den externa klockpulssignalen som tillföres FLL-kretsen när meddelandepaket uppträder, me- dan den làses mot den internt i kretsen alstrade klockpuls- signalen vid avsaknad av sådana tillförda externa meddel- andepaket.

I implementeringen av den faslàsta loopen ingàr en fasdetek- tor som nollställes vid varje meddelandepakets start och vid varje övergàng till låsning mot den i FLL-kretsen alstrade interna klocksignalen, vilket medför minimering av fasfel hos den faslàsta loopen.

Med den beskrivna FLL-kretsen är det följaktligen möjligt att generera en intern referensklocka med hög noggrannhet för styrning av den digitala synkrona logiken pà exempelvis en ASIC med bibehållande av korrekt symmetri hos klockan, sà att de interna vippornas set-up och hàll-tider ej överskrides.

En intern referensklocka i form av FLL-kretsen enligt uppfinningen upptar betydligt mindre yta pá ett mönsterkort, medför lägre kostnad samt högre tillförlitlighet än interna referensklockor där beskriven känd teknik används.

FIGURBESKRIVNING Pig. 1 àterger ett förenklat schema över ett master-slav kommunikationssystem.

Pig. 2 visar ett blockshema över FLL-kretsen enligt uppfinningen.

Fig. Ba visar funktionen hos flankdetektorn ED, medan figur 3b visar i flankdetektorn ED ingàende fördröjningselement. 502 458 Pig. 4 áterger förhållandet mellan signalerna CLK_SMP, Ex_cLK samt Ex_EDGEs.

Pig. 5a visar ett blockschema över den faslàsta loopen eller PLL-kretsen.

Pig. Sb visar del av fasdetektorn PD Pig. 6 illustrerar PLL-kretsens UP/DOWN-signalers förhållande till samplingsignalens CLK_SMP frekvenskarakteristik.

Pig. 7 áskàdliggör bildandet av signalen TIME_OUT PIG. 8 visar utseende och tidsförhàllande mellan signalerna EX__EDGES, TIME__OUT, HOLD och INTERN.

Pig. 9 àterger ett blockschema över avstämningskontrollen TC.

Pig. 10 visar ett blockschema över den interna referensklockan IRC.

Pig. ll illustrerar en typisk insvängning av frekvensen hos den interna klockan.

BESKRIVNING AV UTFÖRINGSFORM Med stöd av bilagda figurer redovisas utföringsformer av den föreliggande uppfinningen.

I figur 1 ett visas den allmänna konfigurationen över ett kommunikationssystem, exempelvis i form av ett processtyr- system enligt gängse teknik, med en masterenhet 1 som kommunicerar via en databuss 2 med slavenheter 3. Master- enheten l, eller mastern, utgöres vanligen av en process- 502 458 6 dator medan slavenheterna 3, slavarna, innehàller bland annat logikkretsar för avkodning av mottagen information. Över databussen överförs data till och fràn slavarna medelst frekvensstabila men brusiga klockpulssignaler i form av ramar. Dessa ramar är av typen adressramar och dataramar, bada typerna minst 32 perioder långa i den beskrivna utför- ingsvarianten. Adressramarna är genererade av mastern och ramarnas signalfrekvens i det beskrivna utföringsexemplet är 1,5 Mbit/s. De nämnda ramarna betecknas fortsättningsvis meddelandepaket.

För att möjliggöra kommunikation mellan master l och slav 3 maste bàda dessa enheter ha tillgàng till en intern referensklocka med god noggrannhet. I den här redovisade uppfinningen redogörs för en FLL-krets, en frekvenslàst loop, som fràn mottagna frekvensstabila adressramar via databussen 2 genererar en intern referensklocksignal i respektive slavenhet 3 utan bruk av kristall-eller keramiska oscillatorer.

För att överhuvudtaget driva snabb synkron logik måste det finnas en stabil referensklocka som styr logiken inom slav- enheten.

Den ovan allmänt beskrivna FLL-kretsen, visad i ett block- schema i figur 2, innefattar en faslást loop, i fortsätt- ningen benämnd enbart PLL, eller PLL-krets, samt en kontrollenhet för denna, en PLL-kontrollenhet PLL-C. Vidare ingàr en flankdetektor ED samt en avstämningskontroll TC som styr en intern referensklocka IRC.

Externa klockpulssignaler EX_CLK pàföres flankdetektorn ED, medan i FLL-kretsen genererad intern klockpulsreferenssignal CLK_IR erhålles vid den interna referensklockans IRC utgång.

När inga externa klockpulssignaler EX_CLK uppträder, dvs det föreligger ett uppehåll i kommunikationen via databussen, läses PLL-kretsen till den interna klockpulsfrekvensen 502 458 7 CLK_IR för att PLL-kretsen ska förses med en ungefärligen korrekt referensfrekvens. När däremot ett meddelandepaket uppträder pà databussen ser PLL-kontrollenheten PLL-C till att PLL-kretsen làser mot den externa klockpulssignalen EX_CLK i stället. PLL-kontrollenheten PLL-C styr en multiplexer MUX vid PLL-kretsens ingång, där multiplexern MUX växlar PLL-kretsens faslàsning mot en av de bàda nämnda referenssignalerna.

Om ett meddelandepaket uppträder, så att PLL-kretsen fas- làser mot den externa klockpulssignalen EX_CLK, jämförs frekvensen hos denna signal med den interna klockpulssig- nalen CLK_IR i avstämningskontrollen TC. När sedan meddel- andepaketet är avslutat ökar eller minskar avstämnings- kontrollen TC frekvensen hos den interna klockpulssignalen CLK_IR beroende pá resultatet av jämförelsen. Justeringarna av frekvensen hos den interna klockpulssignalen CLK_IR utföres i steg med 0,10 % förändring av frekvensen uppàt eller nedåt.

FLL-kretsen jämför mot alla meddelandepaket pà databussen med den interna klockpulssignalen CLK_IR. Igenkännande av frekvensstabila adressmeddelandepaket ombesörjes av en diskriminator som föregår FLL-kretsen och beskrivs ej vidare i denna redogörelse.Justering av den interna klockpulssig- nalens CLK_IR frekvens vidtas endast efter meddelandepaket som accepterats av diskriminatorn.

Syftet med flankdetektorn ED är att sampla den interna klockpulssignalen CLK_IR, vilken i exemplet har ungefärligen frekvensen 6 MHz, och den externa klockpulssignalen EX_CLK.

Flankdetektorn ED kommer att alstra en kort puls orsakad av varje fallande flank hos den externa klockpulssignalen EX_CLK respektive hos den interna klockpulssignalen CLK_IR Samplingsklockan för alstrande av den andra interna klock- pulssignalen, samplingssignalen, utgörs av en 24 MHz klockpulssignal CLK_SMP genererad av PLL-kretsen. Vid varje 502 458 8 fallande flank hos den externa klockpulssignalen EX_CLK skapas i flankdetektorn ED en negativ puls, en flankpuls EX_EDGES, med pulslängden hos en CLK_SMP. Den omständigheten att flankpulserna EX_EDGES endast varar i en samplingsperiod förenklar logiken i PLL-kretsen àtskilligt.

För undvikande av metastabilitet har flankdetektorn ED kon- struerats enligt figur 3 med ett flertal parallellt kopplade fördröjningselement 5. Detta medför att det uppkommer en tidsfördröjning pà tvà CLK_SMP-perioder mellan den inkom- mande fallande flanken hos den externa klockpulssignalen EX_CLK och den genererade flankpulsen EX_BDGES. Detta pà- verkar ej FLL-kretsens funktion. Figur 4 illustrerar den beskrivna tidsfördröjningen.

PLL-kretsen med blockschema enligt figur 5 utnyttjar tvà olika signaler som referenser. Dessa utgörs av antingen flankpulserna EX_EDGES med frekvensen 1,5 MHz eller av flankpulserna S_IR med frekvensen 6 MHz erhållna ur den interna klockpulssignalen CLK_IR vid en utgàng hos flank- detektorn ED, där den interna klockpulssignalen CLK_IR samplas mot samplingssignalen CLK_SMP.

Vid utgången fràn PLL-kretsen, den faslásta loopen, erhål- les samplingssignalen CLK_SMP med frekvensen i storleksord- ningen 24 MHz i en spänningsstyrd oscillator VCO.

Samplingssignalen CLK_SMP àtermatas till en frekvensdelare 6, där frekvensen hos samplingssignalen CLK_SMP, där denna signal frekvensdelas i tvà skilda signaler, den ena, MOD4, med samplingssignalens frekvens dividerad med 4 och den andra, MODl6, med samplingssignalens frekvens dividerad med l6.MOD4- och MODl6-signalerna utgöres av pulser med en CLK_SMP-periods varaktighet.

Multiplexern MUX i PLL-kretsen är styrd av PLL-kontroll- kretsens PLL~C utsignal INTERN, vilken är passiv, hàlls pà Q 502 458 9 làg nivà, när ett meddelandepaket föreligger. Skapandet av signalen INTERN beskrivs nedan.

Om signalen INTERN är aktiv används de interna flankpulserna S_IR som referens i fasdetektorn PD i PLL-kretsen, om inte används flankpulserna EX_EDGES som referens. Vid aktiv sig- nal INTERN är signalen MOD4 brukad som àterföring, i annat fall nyttjas signalen MODl6 som àterföring i den faslásta loopen. Sàlunda jämförs flankpulserna EX_EDGES med signalen MODl6, varefter PLL-kretsen multiplicerar den externa klock- pulssignalen EX_CLK med 16. Pà motsvarande sätt jämförs flankpulserna S_IR med signalen MOD4, varefter PLL-kretsen multiplicerar den interna klockpulssignalen CLK_IR med 4.

Signalen HOLD fràn PLL-kontrollenheten PLL-C är aktiv, dvs den befinner sig pà hög nivá, vilket den är endast under en CLK_SM-period i de moment när dels ett meddelandepaket bör- jar, dels när ett meddelandepaket slutar. Skapandet av denna signal HOLD beskrivs nedan. Vid aktiv HOLD-signal, hög nivà, àterställes frekvensdelaren 6 och fasdetektorn PD om signa- len INTERN ändrar status. Detta innebär att fasdetektorn PD nollställes vid start av varje meddelandepaket och vid varje övergàng till làsning mot den interna klockpulssignalen CLK_IR, vilket samtidigt medför en minimering av initialt fasfel hos den faslásta PLL-kretsen.

Fasdetektorn är en fas/frekvens detektor med en HOLD-ingång tillförd. Detta återställer läsningen till mottagning eller sändning hos fasdetektorn PD, så att mottagning kan börja med minimalt fasfel. Fasdetektorns utgång avger signalerna UP eller DOWN eller ingendera av dessa, där signalen UP indikerar att frekvensen hos samplingssignalen CLK_SMP skall ökas, medan signalen DOWN indikerar att frekvensen hos samplingssignalen CLK_SMP skall sänkas. Dessa tvà signaler UP, DOWN styr en strömpump CP, vilken laddar upp en konden- sator C2 via en resistor R2 under den tidsperiod som signa- len UP eller DOWN föreligger. Spänningen över resistorn och kondensatorn utgör styrspänning för den spänningsstyrda 502 458 10 oscillatorn VCO. Pig 5b visar principiellt en del av fasde- tektorn PD med en lösning som förhindrar samtidiga signaler UP och DOWN.

UP- och DOWN-signalernas förhållande till samplingssignalens CLK_SMP frekvenskarakteristik àskådliggöres i figur 6.

Intervallet 7 visar frekvenssprånget,medan kurvan 8 anger frekvensändringsgraden hos samplingssignalen CLK_SMP vid aktiv UP- eller DOWN-signal.

Syftet med PLL-kontrollenheten PLL-C är att denna ska fast- ställa när ett meddelandepaket börjar och slutar och att med information om detta generera styrsignaler som krävs i PLL- kretsen och i avstämningskontrollen TC.

För att fastställa när ett meddelandepaket inleds är det tillräckligt att fastslà när den första pulsen i externa klockpulssignalen EX_CLK uppträder. När ett meddelandepakets slut å andra sidan ska detekteras införs till hjälp en signal TIM_OUT. Frekvensen hos den interna klockpulssigna- len CLK_IR med dess flankpulser S_IR är approximativt fyra gånger högre än den externa klockpulssignalens EX_CLK flank- pulser EX_EDGES. Om en räknare nollställes av flankpulserna EX_EDGES och klockas av flankpulserna S_IR uppnår räknaren värdet 4, eller maximalt 5 om den interna klockan är dåligt justerad, innan räknaren åter nollställes av en ny EX_EDGES- flankpuls. Om däremot räknaren uppnår talet 6, eller even- tuellt talet 7 vid dåligt justerad klocka, erhålles visshet om att aktuellt meddelandepaket är avslutat. I detta fall alstras i kretslogiken hos PLL-kontrollenheten PLL-C en puls i en signal benämnd TIME_OUT med pulslängd som i den interna klockpulssignalen CLK_IR. Figur 7 illustrerar ett exempel på bildandet av signalen TIME_OUT.

Två andra signaler INTERN och HOLD, tidigare nämnda, bildas i PLL-kontrollenheten PLL-C. Signalen INTERN, vilken styr bland annat multiplexern MUX i PLL-kretsen ges låg nivå me- dan ett meddelandepaket är för handen. Denna lågnivåstatus 5Û2 458 11 hos signalen INTERN initieras när första nya flankpuls EX_EDGES i ett meddelandepaket uppträder och átergár när signalen TIM_OUT markerar att ett meddelandepaket är avslu- tat. Den senare signalen HOLD är hög endast under en samp- lingssignal CLK_SMP-period, dels när första nya flankpuls EX_EDGES i ett meddelandepaket uppträder, dels när signalen TIME_OUT markerar att ett meddelandepaket är avslutat. Utse- ende och tidsförhàllande mellan dessa nämnda signaler àskàd- liggöres i figur 8. Signalerna INTERN och HOLD genereras i en tillstándsmaskin i PLL-kontrollenheten PLL-C.

Avstämningskontrollen TC, visad med blockschema i figur 9, har till uppgift att jämföra den interna frekvensen med den externa klockpulsfrekvensen erhàllen via databussen 2 under den tid som ett meddelandepaket föreligger. När meddelande- paketet upphört avger avstämningskontrollen TC en styrsignal till den interna referensklockan IRC som ökar eller minskar frekvensen hos den interna referensklockan IRC i steg om 0,10%.

Samplingssignalen CLK_SM from PLL-kretsen, som är låst till den signalfrekvensen pà den externa bussen medan ett medde- landepaket föreligger jämförs med frekvensen hos den interna klockpulssignalen CLK_IR.

Eftersom frekvensen hos samplingssignalen CLK_SM är 16 gànger högre än frekvensen hos den externa klockpulssignalen EX_CLK måste den divideras med 4 för att anpassas i frekvens till frekvensen hos den interna klockans flankpulser S_IR.

Detta ástadkommes med en mod 4-räknare M4, som alstrar en 6 MHZ-signal CY. Räknaren M4 föregås av en nollställningsenhet RS.

När första flankpulser S_IR anländer efter det att ett meddelandepaket föreligger, känt genom signalen INTERN, genererar nollställningsenheten RS en signal REL till reset- ingángarna hos räknaren M4 och UPP/NER-räknaren U/D som sätter igång räknaren M4 och UPP/NER-räknaren U/D. Denna 502 458 12 signal REL ges làgniväßtatus när ett meddelandepaket är avslutat och återställer räknarna tills nästa meddelande- paket infinner sig.

UPP/NER-räknaren U/D räknar upp ett steg för varje CY- signalpuls och räknar ner ett steg för varje flankpuls S_IR.

För att undvika problem som kan uppkomma om en uppräknings- och en nedräkningSpulS uppträder samtidigt, föregås UPP/NER- räknaren U/D av en blockeringskrets BL, vilken raderar de samtidigt inträffande pulserna hos signalerna CY och S_IR.

Beroende på om frekvensen hos den interna klockpulssignalen CLK_IR är för hög eller för làq stegar UPP/NER-räknaren U/D uppåt eller nedåt. Den mest signifikanta biten MSB kommer dà att vid meddelandepaketets slut visa om den interna frekven- sen skall ökas eller minskas.

Om skillnaden i frekvens mellan signalerna S_IR och CY är större än l,6%, skulle UPP/NER-räknaren U/D överskrida talet 0112 = +3 (eller underskrida -1002 = -4), vilket skulle innebära att den mest signifikanta biten bär på fel informa- tion. För att förhindra att detta inträffar har en stopp- krets SL inlagts som genererar en signal till blockerings- kretsen BL, vilken stoppkrets sedan ej tillåter upp eller nedräkning i UPP/NER-räknaren U/D under resten av medde- landepaketet om räknaren har uppnått talet +3 eller -3.

Som beskrivits bildas TIME_OUT-pulsen sju S_IR-pulser efter den sista flankpulsen EX_EDGES i ett meddelandepaket. PLL- kretsen som normalt erhåller en ny flankpuls EX_EDGES för var fjärde S_IR-puls kommer att sänka sin frekvens, samp- lingsfrekvensen, på grund av detta, vilket kan medföra ett felaktigt resultat i frekvensjämförelsen enligt ovan. Av denna anledning är i avstämningskontrollen TC en fördröj- ningsenhet DEL införd. Denna fördröjer informationen om den mest signifikanta biten med fyra S_IR-pulser. 502 458 13 Slutligen, när TIME_OUT-pulsen anländer skapar en pulsgene- rator PULSER antingen en F_UP-puls för att öka eller en F_DOWN-puls för att minska frekvensen hos den interna klockpulssignalen CLK_IR som genereras i den interna referensklockan IRC. Dessa pulser är synkroniserade av samplingssignalen CLK_SMP, eftersom det är möjligt att utgàngen hos fördröjningsenheten DEL växlar status under början av TIME-OUT-pulsen.

Den interna referensklockans IRC frekvens skall vara digi- talt varierbar inom ilO% fràn mittfrekvensen i steg om 0,10%. Ett blockschema för den interna referensklockan IRC àterges i figur 10.

En 8-bitars UPP/NER-räknare U/D-IRC räknar upp med ett eller räknar ned med ett vid föreliggande pulser F_UP resp.

F_DOWN. En begränsningskrets LIM och en blockeringsenhet BL- IRC förhindrar att räknaren överskrider talet 255 eller underskrider talet O. Detta är ett vidtaget säkerhetsmátt eftersom händelsen aldrig borde inträffa om den externa klockpulssignalens EX_CLK frekvens multiplicerad med 4 ligger utanför frekvensintervallet för den spänningsstyrda oscillatorn VCO-IRC.

UPP/NER-räknarens U/D-IRC utgàngssignal omvandlas till en spänning mellan lV och 3V i en D/A-omvandlare. Spänningen i sin tur omvandlas till den önskade frekvensen av en linjär spänningsstyrd oscillatorn VCO-IRC. Figur ll visar en typisk insvängning av frekvensen hos den interna klockan.

Kretslogiken i de ovan beskrivna funktionsblocken realiseras med gängse digitala funktionselement. Detta medför att hela den frekvenslàsta loopen enligt uppfinningen kan uppbyggas i en enda krets, exempelvis miniatyriserad i en ASIC-krets.

Claims (13)

502 458 19 PATENTKRAV

1. l. Förfarande för avstämning av en internt genererad klockpulssignal (CLK_IR) i en krets, en frekvenslàst loop (FLL-krets), i en elektronikapplikation (slav (3)) ansluten till ett överordnat elektroniskt system (master (1)), exempelvis en processdator, varifrån FLL-kretsen mottar en yttre frekvensstabil klockpulssignal (EX_CLK) i meddelandepaket via en seriell databuss (2), kännetecknat av att i ett första steg en samplingssignal (CLK_SMP) alstras, att denna fasjämföres och faslàses i en faslàst loop (PLL-krets) i ett visst frekvensförhállande till den externa klockpulssignalen (EX_CLK) när ett meddelandepaket uppträder, att i ett andra steg frekvensen för den internt alstrade klockpulssignalen (CLK_IR) frekvensjämföres med den alstrade samplingssignalen (CLK_SM), varefter frekvensen för den i kretsen genererade klockpulssignalen (CLK_IR) justeras uppát eller nedàt tills ett önskat fast frekvensförhàllande mellan den internt alstrade klockpuls- signalen (CLK_IR) och samplingssignalen (CLK_SM) uppnåtts, varpà den interna klockpulssignalen (CLK_IR) är avstämd i ett fast frekvensförhàllande mot den yttre frekvensstabila klockpulssignalen (EX_CLK) och att vid bildandet av sàväl samplingssignalen (CLK_SMP) som den internt genererade klockpulssignalen (CLK_IR) enbart oscillatorer med varierbar frekvens utnyttjas.

2. Förfarande enligt patentkrav 1 kännetecknat av att frekvensjusteringen av den interna klockpulssignalen (CLK_IR) utföres i diskreta steg.

3. Förfarande enligt patentkrav 1 eller 2 kännetecknat av att FLL-kretsen innefattar en avstämningsenhet (TC), vilken efter ett avslutat meddelandepaket avger en styrsignal (F_UP/F_DOWN) till den interna referensklockan (IRC) för ökning eller minskning av frekvensen hos den internt genererade klockpulssignalen (CLK_IR) i beroende av en frekvensjämförelse utförd i avstämningskontrollen (TC) 502 458 /5 mellan den internt genererade klockpulssignalens(CLK_IR via S_IR) frekvens och samplingssignalens (CLK_SMP) frekvens.

4. Förfarande för avstämning av en internt genererad klockpulssignal (CLK_IR) i en krets, en frekvenslàst loop (FLL-krets), i en elektronikapplikation (slav (3)) ansluten till ett överordnat elektroniskt system (master (1)), exempelvis en processdator, varifrån FLL-kretsen mottar en yttre frekvensstabil klockpulssignal (EX_CLK) i meddelandepaket via en seriell databuss (2), kännetecknat av att i ett första steg en samplingssignal (CLK_SM@) alstras, att denna fasjämföres och faslàses i en faslàst loop (PLL-krets) i ett visst frekvensförhàllande till den interna klockpulssignalen (CLK_IR) när meddelandepaket ej föreligger via databussen (2), att i ett andra steg frekvensen för den internt alstrade klockpulssignalen (CLK_IR) frekvensjämföres med den alstrade samplingssignalen (CLK_SMP), varefter frekvensen för den i kretsen genererade klockpulssignalen (CLK_IR) justeras uppåt eller nedàt tills ett önskat fast frekvensförhállande mellan den internt alstrade klockpulssignalen (CLK_IR) och samplingssignalen (CLK_SMP) uppnåtts, varvid den interna klockpulssignalen (CLK_IR) avstämmes till sig själv vid sådant bortfall av yttre klockpulssignal (EX_CLK) och att vid bildandet av sáväl samplingssignalen (CLK_SMP) som den internt genererade klockpulssignalen (CLK_IR) enbart oscillatorer med varierbar frekvens utnyttjas. 502 458 /é

5. Anordning för genomförande av förfarandet att avstämma en intern klockpulssignal (CLK_IR) i en krets, en frekvenslàst loop (FLL-krets), i en elektronikapplikation (slav (3)) ansluten till ett överordnat elektroniskt system (master (1)), exempelvis en processdator, varifrån FLL- kretsen mottar en yttre klockpulssignal (EX_CLK) med frekvensstabilt genererade meddelandepaket via en seriell databuss (2) kännetecknad av att anordningen, FLL-kretsen, innefattar -en intern referensklocka (IRC), -en faslàst loop (PLL-krets) för synkronisering av en samp- lingssignal (CLK_SMP) med den externa klockpulssignalen (Ex_cLK) -en avstämningskontroll (TC) som ökar eller minskar frek- vensen hos den interna referensklockan (IRC) i beroende av en frekvensjämförelse mellan den interna klockpulssignalen (CLK_IR) och samplingssignalen (CLK_SMP) - enbart oscillatorer med varierbar frekvens

6. Anordning enligt patentkrav 5 kännetecknad av att FLL-kretsen är integrerbar pà/i IC-krets, exempelvis ASIC- kretsar.

7. Anordning enligt patentkrav 6 kännetecknad av att FLL-kretsen innefattar en flankdetektor (ED), till vilken matas den externa klockpulssignalen (EX_CLK) och den interna klockpulssignalen (CLK_IR), vilka bàda signaler samplas med samplingssignalen (CLK_SMP), varvid erhålles ut från flank- detektorn (ED) flankpulserna (EX_EDGES) resp. flankpulserna

8. Anordning enligt patentkrav 7 kännetecknad av att FLL-kretsens PLL-krets utnyttjar flankpulserna (EX_EDGES) fràn den externa klockpulssignalen (EX_CLK) som referens när 502 458 /7 ett meddelandepaket uppträder och under övrig tid den interna klockpulssignalens (CLK_IR) flankpulser (S_IR) som referens. Växling mellan dessa referenser sker medelst en multiplexer (MUX), styrd av en PLL-kontrollenhet (PLL-C).

9. Anordning enligt patentkrav 8 kännetecknad av att PLL-kretsen innefattar en fasdetektor (PD), vilken noll- ställes vid växling av referenssignal. Fasdetektorn (PD) avger signalen UP eller signalen DOWN i beroende av utfallet av en fasjämförelse mellan flankpulserna (S_IR) och flank- pulserna (EX_EDGES), vilka signaler (UP/DOWN) páverkar en spänningsstyrd oscillator (VCO) att öka eller minska frekvensen hos samplingssignalen (CLK_SMP).

10. Anordning enligt nágot av patentkraven 7,8 eller 9 kännetecknad av att FLL-kretsen innefattar en PLL-kont- rollenhet (PLL-C), vilken fastställer när ett meddelande- paket börjar resp. slutar och avger information om detta medelst styrsignaler (INTERN, HOLD, TIME_OUT) till PLL- kretsen och avstämningskontrollen (TC).

11. Anordning enligt patentkrav 10 kännetecknad av att PLL-kontrollenheten (PLL-C) genererar en signal INTERN, vilken är aktiv när ett meddelandepaket föreligger.

12. Anordning enligt patentkrav 10 kännetecknad av att PLL-kontrollenheten (PLL-C) genererar en signal HOLD, som är aktiv en CLK_SMP-period endast vid ett meddelandepakets början resp. slut.

13. Anordning enligt patentkrav 10 kännetecknad av att PLL-kontrollenheten (PLL-C) genererar en signal (TIME_OUT) som informerar om att ett meddelandepaket är avslutat.