JPH02149018A - 自動周波数制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、衛星用受信器に用いられる自動周波数制御回
路に関し、特に１周波数ロックはずれを起した後の再掃
引時間を大幅に短縮できるようにした自動周波数制御回
路に関する。

［従来の技術］ 衛星用受信器に用いられる自動周波数制御回路は、電圧
制御発振器、アナログ型位相比較器。

Ａ／Ｄ変換器、Ｄ／Ａ変換器、ＣＰＵにより構成されて
いた。そして、初期状態からの掃引及びプルインレンジ
に近くなってからの引込を行うためのループ処理、ロッ
クはずれを起した後の再掃弓については、すべてソフト
ウェアにて行なっていた。

この自動周波数制御回路においては、初期状態からの掃
引及びプルインレンジ近くになってからの引込を行なう
ためのループ処理においては問題ないものの、ロックは
ずれを起した後の再掃引処理については次のような問題
があった。

すなわち、ロックがかかっている状態から瞬間信号を断
にし、±Δｆ（プルインレンジより遠い周波数）だけオ
フセットした周波数を再び入力させると、アナログ型位
相比較器では追従できなかった、このため、出力に低域
フィルタを構成し、これをＡ／Ｄ変換してロック点から
のおおよその周波数差をＣＰＵにて算出しているが、こ
の周波数差がアナログ型位相比較器では絶対値としてし
か判断できないため、ここからプルインレンジに近づけ
るべく掃引動作を行なうと、５０％の確率でプルインレ
ンジより遠ざかってしまう。

そこで従来は、第２図に示すように低域フィルタＬＰＦ
を多段に接続し、このフィルタ群の応答を掃引方向を決
める手段としていた。

なお、第２図において、ｌａはアナログ型位相比較器、
２はＡ／Ｄ変換器、３はＣＰＵ、４はＤ／Ａ変換器、５
は電圧制御発振器である。

［解決すべき課題］ 上述のように、従来のアナログ型位相比較器のみを用い
た自動周波数制御回路にあワては、復調器によるシンク
エラー、位相誤差及び余計なサイクルスリップを生じ、
ＢＥＲを劣化させるおそれがある。また、回路構成上も
低域フィルタＬＰＦを多段に設ける必要かあるため、複
数かつ高価になるという問題があった。

本発明は、上記問題点にかんがみてなされたものであり
、周波数領域では、ディジタル位相周波数比較器を、位
相領域ではアナログ位相比較器でループを組むことによ
りプルインタイムを大幅に短縮できるようにした自動周
波数制御回路の提供を目的とする。

［課題の解決手段］ 本発明は上記目的を達成するため、位相比較器、電圧制
御発振器、Ａ／Ｄ変換器、ＣＰＵ及びＤ／Ａ変換器より
なる自動周波数制御回路において、上記位相比較器とし
てアナログ型位相変換器及びディジタル型位相周波数比
較器を併設し、アナログ位相周期ループとディジタル位
相周期ループを形成できる構成としである。

［作用］ 本発明の自動周波数制御回路によれば、先ず初期状態か
らの掃引ではディジタル位相周波数によるループを組ん
で制御電圧を増加又は減少させる方向かを判断し、プル
インレンジまで掃引し、位相領域の制御へ移行する。こ
こでディジタル位相周波数比較器によるループからアナ
ログ位相比較器によるループへ切り替えることにより、
位相同期をかける。これはＣＰＵによりＩＩｌ＆散的な
りＡＴＡ処理を行なうこと及びスプリアス等の問題でこ
の方が有利だからである。

そして、ディジタル位相周波数比較器は、その出力をＣ
ＰＵに取り込み、ロックはずれのモニターに利用する。

このロックがかかっている状態から瞬間、信号を断し、
±Δｆ（プルインレンジより遠い周波数）だけオフセッ
トした周波数を再入力したとき、アナログ位相比較器て
は追従できないが、離散的にディジタル位相周波数比較
器をモニターしているために１周波数がオフセットした
方向を判断することが可能となる。

したがって、従来の低域フィルタ群をサーチする方法で
生しる逆方向掃引を無くすことができ、これにより、復
調器のシンクエラー及びＢＥＲの劣化を防げるとともに
、回路構成ソフトウェアも簡素化できる。

［実施例］ 以下、本発明の自動周波数制御回路の一実施例について
図面を参照して説明する。

第１図は本実施例の回路構成図である、同図において、
１は位相比較器でありアナログ型位相比較器１ａとディ
ジタル型位相周波数比較器１ｂを並列に設けている。ま
た、２はマルチプレクサを゛備えたＡ／Ｄ変換器、３は
ＣＰＵ、４はＤ／Ａ変換器及び５は電圧制御発振器であ
り、これらは第２図に示す従来のものと同じである。

ここで、本発明の自動周波数制御回路が特徴とする点は
、位相比較器ｌが、アナログ型位相比較器１ａと、ディ
ジタル型位相周波数比較器１ｂを有し、アナログ位相同
期ループ（ＰＬＬ）とディジタルＰＬＬを同時に構成し
ている点にある。

また１発生した誤差信号をＡ／Ｄ変換及びＤ／Ａ変換に
よりディジタル処理を行なっているが、これはディジタ
ルＰＬＬからアナログＰＬＬに切り替わるときに生ずる
ショックにより、通常用いられているアナログ処理では
位相同期をかけることが困難なためである。

なお、ディジタルフィルタ処理及びその他のソフトウェ
ア上の付加機能を持たせることも可能である。

アナログ型位相比較器１ａは、基準信号と電圧制御発振
器（ＶＣＸＯ）５の位相がπ／２ずれているときは、出
力に相反する比較出力が生じる。

これを積分し負帰還制御を行ない位相同期をかけるが、
位相差がπ／２±π／２以上にずれたときに基準信号と
ｖｃｘｏｓの差成分、すなわち離調角周波数△′ωが発
生し、位相同期をかけることが困難になる。

このため、何らかの方法により基ｉ信号とｖｃｘｏの差
をπ／２±π／２以内まて掃引させる必要かあるか、本
回路では、ディジタル型位相同波数比較器１ｂにおいて
これを行なう。すなわち１位相誤差電圧が±π以内では
位相比較を行ない、位相差に応した制御電圧を発生させ
る。さらに±πを越えたいわゆる周波数領域においては
、基準信号に対してＶＣＸＯ５の出力か＋△ωであるか
を判断する周波数比較器として動作する。

一方、ディジタル型位相周波数比較器１ｂは、アナログ
型位相比較器１ａには無いスプリアス等の面で不利であ
るという面を有している。

本発明は、この両比較器１ａ、ｌｂの長所を生かし、ア
ナログ・ディジタルＰＬＬとして動作できるようにして
いる。

次に１本自動周波数制御回路の動作について説明する。

まず、初期状態からの動作を考えるＣＰＵ３のロジック
回路が初期設定され、ソフトウェアが走り出すと、ディ
ジタル型位相周波数比較器１ｂのループを構成する。基
準信号とＶＣＸＯ５の周波数差１△ω１は初めかなり大
きいことが予想され、位相周波数比較器ｌの出力電圧は
＋側又は−側に片寄るが、この出力をＡ／Ｄ変換器２で
読みとり、ＣＰＵ３で判断し、ＶＣＸＯ５を制御して位
相領域に達する迄掃引をする。このとき、位相比較器ｌ
の出力電圧の変化Δ■により、位相領域に入ったことを
検知するとともに、位相誤差何度の位置にあるかをも検
知することができる。

このようにして、位相領域に入った時点でアナログ型位
相比較器１ａのループを構成し、この出力からのビート
信号をＩｌｌ＆散的にＡ／Ｄ変換器２よりとり込み、デ
ィジタル処理を行ない、Ｄ／Ａ変換器４より出力された
制御電圧なりｃｘｏｓに与え、位相同期をかける。この
ときディジタル型位相周波数比較器１ｂは位相同期はず
れのモニターとパ１散的にＣＰＬＩ３に取り込み、位相
同期ループの監視を行ない、ロックはずれを起した際の
周波数のずれの方向を判断し、すみやかに再引込を行な
う。

［発明の効果コ 以上のように本発明によれば、周波数領域では、ディジ
タル位相周波数比較器を、位相領域ではアナログ位相比
較器でループを組むことによりプルインタイムを大幅に
短縮できる効果かある。

【図面の簡単な説明】

第１図は本発明によるアナログ型位相比較器とディジタ
ル型位相周波数比較器を併用した自動周波数制御回路の
構成図、第２図は従来のアナログ型位相比較器を用いた
自動周波数制御回路の構成図である。 ｌ：位相比較器 ａ １　ｂ ２　： ３　： ５　： ：アナログ型位相比較蕃 ：ディジタル型位相周波数比較器 Ａ／Ｄ変換器（マルチプレクサ付） ＣＰＵ　　　　　　４：Ｄ／Ａ変換塁 ｖｃｘ。

Claims (1)

【特許請求の範囲】
1. 位相比較器、電圧制御発振器、Ａ／Ｄ変換器、ＣＰＵ及
   びＤ／Ａ変換器よりなる自動周波数制御回路において、
   上記位相比較器としてアナログ型位相変換器及びディジ
   タル型位相周波数比較器を併設し、アナログ位相周期ル
   ープとディジタル位相周期ループを形成できる構成とし
   たことを特徴とする自動周波数制御回路。