JPH07170177A - 位相同期回路 - Google Patents
位相同期回路Info
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- JPH07170177A JPH07170177A JP5316607A JP31660793A JPH07170177A JP H07170177 A JPH07170177 A JP H07170177A JP 5316607 A JP5316607 A JP 5316607A JP 31660793 A JP31660793 A JP 31660793A JP H07170177 A JPH07170177 A JP H07170177A
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- JP
- Japan
- Prior art keywords
- phase
- phase comparator
- pulse
- signal
- amplitude
- Prior art date
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- Granted
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 位相同期回路に関し、同じループ内にディジ
タル位相比較器と非ディジタル位相比較器とを共存させ
てループフィルタの共有を図り、装置構成を簡素にして
コストを抑えることを可能にする。 【構成】 位相同期回路を、入力パルス信号のパルスエ
ッジで位相と周波数を比較し、進み位相時にUP信号を出
力し、遅れ位相時にDOWN信号を出力するディジタル位相
比較器１と、UP信号とDOWN信号を一定振幅のパルスに整
形するレベル整形回路２と、進み側と遅れ側の一定振幅
パルスの差分を取る加算器３と、この加算器の出力側に
接続されたループフィルタ４と、このループフィルタの
出力を入力とし、出力がディジタル位相比較器の一方の
入力端子に戻される電圧制御発振器５とから構成する。
この結果、整形するパルス振幅の大きさで位相比較利得
が調整され、非ディジタル位相比較器との同一ループ内
での共存が可能になる。
タル位相比較器と非ディジタル位相比較器とを共存させ
てループフィルタの共有を図り、装置構成を簡素にして
コストを抑えることを可能にする。 【構成】 位相同期回路を、入力パルス信号のパルスエ
ッジで位相と周波数を比較し、進み位相時にUP信号を出
力し、遅れ位相時にDOWN信号を出力するディジタル位相
比較器１と、UP信号とDOWN信号を一定振幅のパルスに整
形するレベル整形回路２と、進み側と遅れ側の一定振幅
パルスの差分を取る加算器３と、この加算器の出力側に
接続されたループフィルタ４と、このループフィルタの
出力を入力とし、出力がディジタル位相比較器の一方の
入力端子に戻される電圧制御発振器５とから構成する。
この結果、整形するパルス振幅の大きさで位相比較利得
が調整され、非ディジタル位相比較器との同一ループ内
での共存が可能になる。
Description
【０００１】
【産業上の利用分野】本発明は位相同期回路に関し、特
に、ディジタル位相同期回路に関する。従来のディジタ
ル位相同期回路は、内蔵されたディジタル位相比較器が
パルスエッジで位相及び周波数を比較するのでキャプチ
ャーレンジが広く、フィードバックループにプログラマ
ブルカウンタやディジタルミクサ、制御ようのゲードを
容易に付加することができることや、入力信号の電圧振
幅の変動やデューティサイクルに左右されない等の利点
があるので、周波数シンセサイザ、クロック再生、モー
タスピードの制御などに幅広く用いられている。ところ
が、このような従来のディジタル位相同期回路は、ミキ
サ形位相比較器やインパルス応答法による位相比較器な
どの位相誤差が振幅で出力される位相比較器とは整合性
が悪く、その対策が望まれている。
に、ディジタル位相同期回路に関する。従来のディジタ
ル位相同期回路は、内蔵されたディジタル位相比較器が
パルスエッジで位相及び周波数を比較するのでキャプチ
ャーレンジが広く、フィードバックループにプログラマ
ブルカウンタやディジタルミクサ、制御ようのゲードを
容易に付加することができることや、入力信号の電圧振
幅の変動やデューティサイクルに左右されない等の利点
があるので、周波数シンセサイザ、クロック再生、モー
タスピードの制御などに幅広く用いられている。ところ
が、このような従来のディジタル位相同期回路は、ミキ
サ形位相比較器やインパルス応答法による位相比較器な
どの位相誤差が振幅で出力される位相比較器とは整合性
が悪く、その対策が望まれている。
【０００２】
【従来の技術】図９は従来のディジタル位相同期回路９
０の構成を示すものである。従来のディジタル位相同期
回路９０は、ディジタル形の位相比較器９１、チャージ
ポンプ回路９２、ループフィルタ９３、および電圧制御
発振器（以後ＶＣＯという）９４とから構成されてお
り、ＶＣＯ９４の出力がディジタル位相比較器９１の他
の入力に戻されてループが構成されていた。この従来の
位相同期回路９０は、例えば、ＭＣ４０４４タイプのよ
うに、入力されるパルス信号の位相の進みと遅れ（位相
誤差）がパルス幅で出力され、このパルス幅がチャージ
ポンプ回路９２で振幅に変換され、これがループフィル
タ９３内のコンデンサに蓄えられて電圧に変換され、Ｖ
ＣＯ９４の電圧を制御していた。
０の構成を示すものである。従来のディジタル位相同期
回路９０は、ディジタル形の位相比較器９１、チャージ
ポンプ回路９２、ループフィルタ９３、および電圧制御
発振器（以後ＶＣＯという）９４とから構成されてお
り、ＶＣＯ９４の出力がディジタル位相比較器９１の他
の入力に戻されてループが構成されていた。この従来の
位相同期回路９０は、例えば、ＭＣ４０４４タイプのよ
うに、入力されるパルス信号の位相の進みと遅れ（位相
誤差）がパルス幅で出力され、このパルス幅がチャージ
ポンプ回路９２で振幅に変換され、これがループフィル
タ９３内のコンデンサに蓄えられて電圧に変換され、Ｖ
ＣＯ９４の電圧を制御していた。
【０００３】
【発明が解決しようとする課題】しかしながら、図９の
ように構成された従来のディジタル位相同期回路９０で
は、パルス信号で与えられた位相誤差がパルス幅で出力
されるので、ミキサ形位相比較器やインパルス応答法に
よる位相比較器などのように、位相誤差が振幅で出力さ
れる位相比較器とは整合性が悪く、両者を同じループ内
に設けるにはループフィルタを別々に設けなければなら
なかった。
ように構成された従来のディジタル位相同期回路９０で
は、パルス信号で与えられた位相誤差がパルス幅で出力
されるので、ミキサ形位相比較器やインパルス応答法に
よる位相比較器などのように、位相誤差が振幅で出力さ
れる位相比較器とは整合性が悪く、両者を同じループ内
に設けるにはループフィルタを別々に設けなければなら
なかった。
【０００４】図１０は図９に示した従来のディジタル位
相比較器９１とインパルス応答法による位相比較器９５
とを同じループ内に設ける場合の構成を示すものであ
る。この構成では、ディジタル位相同期回路９０側のル
ープフィルタ９３は、セレクタ９７を介してＶＣＯ９４
に入力されるようになっている。また、インパルス応答
法による位相比較器９５にはハードディスク装置等から
の等化後の読出信号が入力され、サンプリングされた信
号が最尤検出器において復調され、復調データが得られ
るようになっている。そして、インパルス応答法による
位相比較器９５の出力は、ディジタル位相同期回路９０
側のチャージポンプ回路９２の出力と異なるために、別
のループフィルタ９６に入力された後にセレクタ９７を
介してＶＣＯ９４に接続されている。
相比較器９１とインパルス応答法による位相比較器９５
とを同じループ内に設ける場合の構成を示すものであ
る。この構成では、ディジタル位相同期回路９０側のル
ープフィルタ９３は、セレクタ９７を介してＶＣＯ９４
に入力されるようになっている。また、インパルス応答
法による位相比較器９５にはハードディスク装置等から
の等化後の読出信号が入力され、サンプリングされた信
号が最尤検出器において復調され、復調データが得られ
るようになっている。そして、インパルス応答法による
位相比較器９５の出力は、ディジタル位相同期回路９０
側のチャージポンプ回路９２の出力と異なるために、別
のループフィルタ９６に入力された後にセレクタ９７を
介してＶＣＯ９４に接続されている。
【０００５】このように、従来のディジタル位相同期回
路９０とインパルス応答法による位相比較器９５とを同
じループ内に設ける場合には、２つのループフィルタ９
３，９６が必要となり、装置が複雑になると共に、コス
トが高くなっていた。そこで、本発明は、ディジタル位
相同期回路においてパルス幅変調された位相誤差信号を
一旦振幅に変換することにより、ミキサ形位相比較器や
インパルス応答法による位相比較器などの位相誤差が振
幅で出力される位相比較器との整合性を良くし、同じル
ープ内に両者を設けた場合でもループフィルタを共有す
ることが可能となって、装置構成が簡素になると共にコ
ストを抑えることが可能なディジタル位相同期回路を提
供することを目的とする。
路９０とインパルス応答法による位相比較器９５とを同
じループ内に設ける場合には、２つのループフィルタ９
３，９６が必要となり、装置が複雑になると共に、コス
トが高くなっていた。そこで、本発明は、ディジタル位
相同期回路においてパルス幅変調された位相誤差信号を
一旦振幅に変換することにより、ミキサ形位相比較器や
インパルス応答法による位相比較器などの位相誤差が振
幅で出力される位相比較器との整合性を良くし、同じル
ープ内に両者を設けた場合でもループフィルタを共有す
ることが可能となって、装置構成が簡素になると共にコ
ストを抑えることが可能なディジタル位相同期回路を提
供することを目的とする。
【０００６】
【課題を解決するための手段】前記目的を達成する本発
明の位相同期回路は、入力されたパルス信号のパルスエ
ッジで位相および周波数を比較し、進み位相の時にＵＰ
信号を出力し、遅れ位相の時にＤＯＷＮ信号を出力する
ディジタル位相比較器と、進みや遅れのパルスであるＵ
Ｐ信号とＤＯＷＮ信号を、一定振幅のパルスに整形する
レベル整形器と、進み側と遅れ側の一定振幅パルスの差
分を取る加算器と、この加算器の出力側に接続されたル
ープフィルタと、このループフィルタの出力を入力と
し、出力がディジタル位相比較器の一方の入力端子に戻
される電圧制御発振器とを備え、整形するパルス振幅の
大きさで位相比較利得を調整することを特徴としてい
る。
明の位相同期回路は、入力されたパルス信号のパルスエ
ッジで位相および周波数を比較し、進み位相の時にＵＰ
信号を出力し、遅れ位相の時にＤＯＷＮ信号を出力する
ディジタル位相比較器と、進みや遅れのパルスであるＵ
Ｐ信号とＤＯＷＮ信号を、一定振幅のパルスに整形する
レベル整形器と、進み側と遅れ側の一定振幅パルスの差
分を取る加算器と、この加算器の出力側に接続されたル
ープフィルタと、このループフィルタの出力を入力と
し、出力がディジタル位相比較器の一方の入力端子に戻
される電圧制御発振器とを備え、整形するパルス振幅の
大きさで位相比較利得を調整することを特徴としてい
る。
【０００７】レベル整形器を、振幅バランスがとれた進
みパルスと遅れパルスの差分をとる差動増幅アンプから
構成し、この差動増幅アンプの増幅率で位相比較利得を
補正するようにしても良い。また、加算器とループフィ
ルタとの間にセレクタを設け、このセレクタの他方の入
力端子には、非ディジタル形位相比較器を接続して、電
圧制御発振器の出力をこの非ディジタル形位相比較器の
入力端子にも戻すように構成しても良い。
みパルスと遅れパルスの差分をとる差動増幅アンプから
構成し、この差動増幅アンプの増幅率で位相比較利得を
補正するようにしても良い。また、加算器とループフィ
ルタとの間にセレクタを設け、このセレクタの他方の入
力端子には、非ディジタル形位相比較器を接続して、電
圧制御発振器の出力をこの非ディジタル形位相比較器の
入力端子にも戻すように構成しても良い。
【０００８】更に、非ディジタル形位相比較器を設けた
位相同期回路において、加算器と非ディジタル形位相比
較器の出力側に、位相誤差振幅を監視する位相誤差振幅
監視回路を設け、この位相誤差振幅監視回路は位相誤差
振幅が小さくなったタイミングでセレクタを切り換える
ようにしても良い。更にまた、非ディジタル形位相比較
器を設けた位相同期回路において、電圧制御発振器とデ
ィジタル位相比較器の入力端子との間に分周器を設け、
ディジタル位相比較器で比較するパルス信号の周波数を
下げるようにしても良い。
位相同期回路において、加算器と非ディジタル形位相比
較器の出力側に、位相誤差振幅を監視する位相誤差振幅
監視回路を設け、この位相誤差振幅監視回路は位相誤差
振幅が小さくなったタイミングでセレクタを切り換える
ようにしても良い。更にまた、非ディジタル形位相比較
器を設けた位相同期回路において、電圧制御発振器とデ
ィジタル位相比較器の入力端子との間に分周器を設け、
ディジタル位相比較器で比較するパルス信号の周波数を
下げるようにしても良い。
【０００９】
【作用】本発明の位相同期回路によれば、入力されたパ
ルス信号のパルスエッジで位相および周波数が比較さ
れ、進みや遅れ位相に応じてＵＰ信号やＤＯＷＮ信号が
ディジタル位相比較器から出力される。そして、進みや
遅れのパルスであるＵＰ信号とＤＯＷＮ信号は、レベル
整形器によって一定振幅のパルスに整形され、進み側と
遅れ側の一定振幅パルスの差分が加算器によって演算さ
れる。加算器の出力はループフィルタによって電圧に変
換されて電圧制御発振器に加えられ、整形するパルス振
幅の大きさで位相比較利得が調整される。この結果、ミ
キサ形位相比較器やインパルス応答法による位相比較器
などの位相誤差が振幅で出力される非ディジタル位相比
較器との整合性が良くなり、同じループ内に両者を設け
た場合でもループフィルタを共有することが可能となっ
て、装置構成が簡素になると共にコストを抑えることが
できる。
ルス信号のパルスエッジで位相および周波数が比較さ
れ、進みや遅れ位相に応じてＵＰ信号やＤＯＷＮ信号が
ディジタル位相比較器から出力される。そして、進みや
遅れのパルスであるＵＰ信号とＤＯＷＮ信号は、レベル
整形器によって一定振幅のパルスに整形され、進み側と
遅れ側の一定振幅パルスの差分が加算器によって演算さ
れる。加算器の出力はループフィルタによって電圧に変
換されて電圧制御発振器に加えられ、整形するパルス振
幅の大きさで位相比較利得が調整される。この結果、ミ
キサ形位相比較器やインパルス応答法による位相比較器
などの位相誤差が振幅で出力される非ディジタル位相比
較器との整合性が良くなり、同じループ内に両者を設け
た場合でもループフィルタを共有することが可能となっ
て、装置構成が簡素になると共にコストを抑えることが
できる。
【００１０】
【実施例】以下添付図面を用いて本発明の実施例を詳細
に説明する。図１は本発明の位相同期回路の基本構成を
説明する図である。図１において、１はディジタル位相
比較器、２は２つのレベル整形器２Ａ，２Ｂを備えたレ
ベル整形回路、３は加算器、４はループフィルタ、５は
ＶＣＯ（電圧制御発振器）である。
に説明する。図１は本発明の位相同期回路の基本構成を
説明する図である。図１において、１はディジタル位相
比較器、２は２つのレベル整形器２Ａ，２Ｂを備えたレ
ベル整形回路、３は加算器、４はループフィルタ、５は
ＶＣＯ（電圧制御発振器）である。
【００１１】ディジタル位相比較器１は入力されたパル
ス信号のパルスエッジで位相および周波数を比較し、進
み位相の時にＵＰ信号を出力し、遅れ位相の時にＤＯＷ
Ｎ信号を出力する。ＵＰ信号とＤＯＷＮ信号はそれぞれ
レベル整形器２Ａ，２Ｂに入力され、レベル整形器２
Ａ，２Ｂはそれぞれ進みや遅れのパルスであるＵＰ信号
とＤＯＷＮ信号を、一定振幅のパルスに整形する。ＵＰ
信号側のレベル整形器２Ａの出力は加算器３の非反転入
力端子（＋）に入力され、ＤＯＷＮ信号側のレベル整形
器２Ｂの出力は加算器３の反転入力端子（−）に入力さ
れ、進み側と遅れ側の一定振幅パルスの差分が演算され
る。ループフィルタ４はこの加算器３の出力側に接続さ
れており、加算器３の出力がここで電圧に変換されてＶ
ＣＯ５に入力される。このＶＣＯ５の出力はディジタル
位相比較器１の一方の入力端子に戻されてループが形成
されている。このようにして、整形するパルス振幅の大
きさで位相比較利得が調整される。
ス信号のパルスエッジで位相および周波数を比較し、進
み位相の時にＵＰ信号を出力し、遅れ位相の時にＤＯＷ
Ｎ信号を出力する。ＵＰ信号とＤＯＷＮ信号はそれぞれ
レベル整形器２Ａ，２Ｂに入力され、レベル整形器２
Ａ，２Ｂはそれぞれ進みや遅れのパルスであるＵＰ信号
とＤＯＷＮ信号を、一定振幅のパルスに整形する。ＵＰ
信号側のレベル整形器２Ａの出力は加算器３の非反転入
力端子（＋）に入力され、ＤＯＷＮ信号側のレベル整形
器２Ｂの出力は加算器３の反転入力端子（−）に入力さ
れ、進み側と遅れ側の一定振幅パルスの差分が演算され
る。ループフィルタ４はこの加算器３の出力側に接続さ
れており、加算器３の出力がここで電圧に変換されてＶ
ＣＯ５に入力される。このＶＣＯ５の出力はディジタル
位相比較器１の一方の入力端子に戻されてループが形成
されている。このようにして、整形するパルス振幅の大
きさで位相比較利得が調整される。
【００１２】図２(a) はＵＰ信号側のレベル整形器２Ａ
から出力される波形整形されたＵＰ信号を示し、図２
(b) はＤＯＷＮ信号側のレベル整形器２Ｂから出力され
る波形整形されたＤＯＷＮ信号を示し、図２(c) は加算
器３から出力される加算信号を示している。ここで、デ
ィジタル位相比較器１から出力されているパルス幅変調
の位相誤差信号を、図２(d) に示すように、パルス幅を
τ、周期をＴとし、その位相誤差をθe [rad] とする
と、位相誤差θe は次式で表される。
から出力される波形整形されたＵＰ信号を示し、図２
(b) はＤＯＷＮ信号側のレベル整形器２Ｂから出力され
る波形整形されたＤＯＷＮ信号を示し、図２(c) は加算
器３から出力される加算信号を示している。ここで、デ
ィジタル位相比較器１から出力されているパルス幅変調
の位相誤差信号を、図２(d) に示すように、パルス幅を
τ、周期をＴとし、その位相誤差をθe [rad] とする
と、位相誤差θe は次式で表される。
【００１３】θe = ２π・τ／Ｔ … そして、図１のレベル変換器２においてパルスの振幅を
Ｖ0 に変換した後の信号をＶ(t) としてフーリェ級数展
開で表すとＶ(t) は次式で表される。 Ｖ(t) ＝ａ0 ／２＋ Σ（ａn COS nwt + ｂn SIN nwt ） … 但し、Σはｎ＝１〜∞の範囲における和を示している。
そして、ｗ，ａo,ａn,ａn は以下の式で表される。（但
し、∫は０〜Ｔまでの積分を表す。） ｗ＝２π／Ｔ … ａo ＝(2／T)・∫Ｖ(t) dt … ａn ＝(2／T)・∫Ｖ(t) COS nwt dt … ｂn ＝(2／T)・∫Ｖ(t) SIN nwt dt … ここで、直流成分の項は、式の積分を解くと次の式の
ようになる。
Ｖ0 に変換した後の信号をＶ(t) としてフーリェ級数展
開で表すとＶ(t) は次式で表される。 Ｖ(t) ＝ａ0 ／２＋ Σ（ａn COS nwt + ｂn SIN nwt ） … 但し、Σはｎ＝１〜∞の範囲における和を示している。
そして、ｗ，ａo,ａn,ａn は以下の式で表される。（但
し、∫は０〜Ｔまでの積分を表す。） ｗ＝２π／Ｔ … ａo ＝(2／T)・∫Ｖ(t) dt … ａn ＝(2／T)・∫Ｖ(t) COS nwt dt … ｂn ＝(2／T)・∫Ｖ(t) SIN nwt dt … ここで、直流成分の項は、式の積分を解くと次の式の
ようになる。
【００１４】 ａo ＝２τ／Ｔ・Ｖ0 … カットオフ周波数がクロック周波数に比べ十分小さいの
で、ループフィルタ後の位相誤差信号Ｖ（θe ）は、直
流成分のみとなって次の式で表せる。 Ｖ（θe ）≒ａo ／２＝τ・Ｖ0 ／Ｔ＝Ｖo ・θe ／２π … このようにして、ＵＰ側とＤＯＷＮ側のレベル変換器２
におけるレベル変換後の差分を加算器３でとることで、
進みから遅れの連続した位相に対する位相誤差振幅を得
ることができる。
で、ループフィルタ後の位相誤差信号Ｖ（θe ）は、直
流成分のみとなって次の式で表せる。 Ｖ（θe ）≒ａo ／２＝τ・Ｖ0 ／Ｔ＝Ｖo ・θe ／２π … このようにして、ＵＰ側とＤＯＷＮ側のレベル変換器２
におけるレベル変換後の差分を加算器３でとることで、
進みから遅れの連続した位相に対する位相誤差振幅を得
ることができる。
【００１５】図３は図１のレベル整形器２Ａ，２Ｂ、お
よび加算器３の具体的な回路構成例を示すものであり、
Ｑ５〜Ｑ１４はトランジスタ、Ｒ２〜Ｒ６は抵抗器（括
弧内の符号は抵抗値を示す）、Ｉ１〜Ｉ８は電流源（流
れる電流値も同じ符号Ｉ１〜Ｉ８で表すものとする）、
Ｖccは電源電圧を示している。レベル整形器２Ａ，２Ｂ
の各個は、振幅バランスがとれた進みパルスと遅れパル
スの差分をとるトランジスタを用いた差動増幅アンプか
ら構成されており、トランジスタＱ５，Ｑ８のコレクタ
側の抵抗器Ｒ２，Ｒ３と電流源Ｉ１，Ｉ３を流れる電流
の積で振幅が設定される。そして、トランジスタＱ５，
Ｑ８のベースにはそれぞれＵＰ信号とＤＯＷＮ信号が入
力され、トランジスタＱ６，Ｑ９のベースには基準電圧
Ｖref が入力されている。
よび加算器３の具体的な回路構成例を示すものであり、
Ｑ５〜Ｑ１４はトランジスタ、Ｒ２〜Ｒ６は抵抗器（括
弧内の符号は抵抗値を示す）、Ｉ１〜Ｉ８は電流源（流
れる電流値も同じ符号Ｉ１〜Ｉ８で表すものとする）、
Ｖccは電源電圧を示している。レベル整形器２Ａ，２Ｂ
の各個は、振幅バランスがとれた進みパルスと遅れパル
スの差分をとるトランジスタを用いた差動増幅アンプか
ら構成されており、トランジスタＱ５，Ｑ８のコレクタ
側の抵抗器Ｒ２，Ｒ３と電流源Ｉ１，Ｉ３を流れる電流
の積で振幅が設定される。そして、トランジスタＱ５，
Ｑ８のベースにはそれぞれＵＰ信号とＤＯＷＮ信号が入
力され、トランジスタＱ６，Ｑ９のベースには基準電圧
Ｖref が入力されている。
【００１６】図１に示したディジタル位相比較器１から
出力されるＵＰ信号とＤＯＷＮ信号のパルスは、レベル
整形器２Ａ，２Ｂの各個において基準電圧Ｖref と比較
され、一定振幅Ｖｏ（＝ＲＩ１＝ＲＩ２）のパルスにな
るようにパルス整形される。すなわち、ＵＰ信号が基準
電圧Ｖref を越えると、トランジスタＱ５がオン状態と
なり、抵抗Ｒ２に電流Ｉ１が流れてトランジスタＱ７の
ベース電圧がＲ・Ｉ１だけ電圧降下する。トランジスタ
Ｑ７でベース電圧ＶBEだけレベルシフトされて（Ｖcc−
Ｒ・Ｉ１−ＶBE）の電圧がトランジスタＱ７から出力さ
れる。一方、ＵＰ信号が基準電圧Ｖref を越えない場合
は、トランジスタＱ５はオフ状態であるので、トランジ
スタＱ７の出力にはベース電圧降下分Ｒ・Ｉ１がなく、
（Ｖcc−Ｒ・Ｉ１）の電圧がトランジスタＱ７から出力
される。この動作はＤＯＷＮ信号側も同様である。この
ように、差動増幅アンプの増幅率で位相比較利得が補正
される。
出力されるＵＰ信号とＤＯＷＮ信号のパルスは、レベル
整形器２Ａ，２Ｂの各個において基準電圧Ｖref と比較
され、一定振幅Ｖｏ（＝ＲＩ１＝ＲＩ２）のパルスにな
るようにパルス整形される。すなわち、ＵＰ信号が基準
電圧Ｖref を越えると、トランジスタＱ５がオン状態と
なり、抵抗Ｒ２に電流Ｉ１が流れてトランジスタＱ７の
ベース電圧がＲ・Ｉ１だけ電圧降下する。トランジスタ
Ｑ７でベース電圧ＶBEだけレベルシフトされて（Ｖcc−
Ｒ・Ｉ１−ＶBE）の電圧がトランジスタＱ７から出力さ
れる。一方、ＵＰ信号が基準電圧Ｖref を越えない場合
は、トランジスタＱ５はオフ状態であるので、トランジ
スタＱ７の出力にはベース電圧降下分Ｒ・Ｉ１がなく、
（Ｖcc−Ｒ・Ｉ１）の電圧がトランジスタＱ７から出力
される。この動作はＤＯＷＮ信号側も同様である。この
ように、差動増幅アンプの増幅率で位相比較利得が補正
される。
【００１７】また、加算器３には、振幅利得１倍の差動
アンプが用いられており、レベル整形器２Ａ，２Ｂにお
いてレベル整形されたＵＰ／ＤＯＷＮ信号のパルスの差
分が算出される。この実施例では、ディジタル位相比較
器１の出力はレベル整形器２Ａ，２Ｂにて振幅が反転さ
れ、更に加算器３で反転されるので、加算器３の出力は
ディジタル位相比較器１の出力と同じ極性になる。
アンプが用いられており、レベル整形器２Ａ，２Ｂにお
いてレベル整形されたＵＰ／ＤＯＷＮ信号のパルスの差
分が算出される。この実施例では、ディジタル位相比較
器１の出力はレベル整形器２Ａ，２Ｂにて振幅が反転さ
れ、更に加算器３で反転されるので、加算器３の出力は
ディジタル位相比較器１の出力と同じ極性になる。
【００１８】加算器３では、トランジスタＱ１１，Ｑ１
２の入力電圧差がＶｏとすると、抵抗器Ｒ６にＶｏ／２
ｒの電流が流れ、トランジスタＱ１１，Ｑ１２のコレク
タ電流がＩ５−Ｖｏ／２ｒ、Ｉ６＋Ｖｏ／２ｒだけ変動
し、トランジスタＱ１３，Ｑ１４のベース電位がＶcc−
ｒ（Ｉ５−Ｖｏ／２ｒ）、Ｖcc−ｒ（Ｉ６＋Ｖｏ／２
ｒ）となる。従って、トランジスタＱ１３，Ｑ１４の出
力電圧は、Ｖcc−ｒＩ５−ＶBE＋Ｖｏ／２）、Ｖcc−ｒ
Ｉ６−ＶBE−Ｖｏ／２）となる。
２の入力電圧差がＶｏとすると、抵抗器Ｒ６にＶｏ／２
ｒの電流が流れ、トランジスタＱ１１，Ｑ１２のコレク
タ電流がＩ５−Ｖｏ／２ｒ、Ｉ６＋Ｖｏ／２ｒだけ変動
し、トランジスタＱ１３，Ｑ１４のベース電位がＶcc−
ｒ（Ｉ５−Ｖｏ／２ｒ）、Ｖcc−ｒ（Ｉ６＋Ｖｏ／２
ｒ）となる。従って、トランジスタＱ１３，Ｑ１４の出
力電圧は、Ｖcc−ｒＩ５−ＶBE＋Ｖｏ／２）、Ｖcc−ｒ
Ｉ６−ＶBE−Ｖｏ／２）となる。
【００１９】図４は、図１のディジタル位相比較器１が
集積化されており、進み、遅れのパルスの振幅がバラン
スしている場合のレベル整形器２Ａ，２Ｂ、および加算
器３の構成を示す実施例であり、Ｑ１５〜Ｑ１８はトラ
ンジスタ、Ｒ７〜Ｒ９は抵抗器（括弧内の符号は抵抗値
を示す）、Ｉ９〜Ｉ１２は電流源（流れる電流値も同じ
符号Ｉ９〜Ｉ１２で表すものとする）を示している。こ
の場合は、ディジタル位相比較器１の出力をパルス整形
する必要がなく、進みと遅れのパルスが差動増幅アンプ
３′に直接入力され、バランスしていた振幅と差動アン
プの増幅率で位相比較利得が決まる。
集積化されており、進み、遅れのパルスの振幅がバラン
スしている場合のレベル整形器２Ａ，２Ｂ、および加算
器３の構成を示す実施例であり、Ｑ１５〜Ｑ１８はトラ
ンジスタ、Ｒ７〜Ｒ９は抵抗器（括弧内の符号は抵抗値
を示す）、Ｉ９〜Ｉ１２は電流源（流れる電流値も同じ
符号Ｉ９〜Ｉ１２で表すものとする）を示している。こ
の場合は、ディジタル位相比較器１の出力をパルス整形
する必要がなく、進みと遅れのパルスが差動増幅アンプ
３′に直接入力され、バランスしていた振幅と差動アン
プの増幅率で位相比較利得が決まる。
【００２０】図５は以上のように構成される本発明の位
相比較器を非ディジタル位相比較器と同じループ内に設
けた実施例の位相同期回路を示しており、ＰＲＭＬ（Pa
rtial Responce Most Likelihood）方式の磁気ディスク
装置のクロック再生回路に適用した例である。そして、
図１と同じ構成部材には同じ符号を付してある。この実
施例では加算器３とループフィルタ４との間にセレクタ
６が設けられており、このセレクタ６の他方の入力端子
には、非ディジタル形位相比較器７が接続されている。
そして、ＶＣＯ５の出力は、ディジタル位相比較器１に
戻されると共に、この非ディジタル形位相比較器７の入
力端子にも戻されている。
相比較器を非ディジタル位相比較器と同じループ内に設
けた実施例の位相同期回路を示しており、ＰＲＭＬ（Pa
rtial Responce Most Likelihood）方式の磁気ディスク
装置のクロック再生回路に適用した例である。そして、
図１と同じ構成部材には同じ符号を付してある。この実
施例では加算器３とループフィルタ４との間にセレクタ
６が設けられており、このセレクタ６の他方の入力端子
には、非ディジタル形位相比較器７が接続されている。
そして、ＶＣＯ５の出力は、ディジタル位相比較器１に
戻されると共に、この非ディジタル形位相比較器７の入
力端子にも戻されている。
【００２１】この実施例では、非ディジタル形位相比較
器７がインパルス応答法による位相比較器で構成されて
おり、非ディジタル形位相比較器７の一方の入力端子に
は、ハードディスク装置等からの読出信号が等化された
後の信号が入力され、非ディジタル形位相比較器７でサ
ンプリングされた信号は最尤検出器８に入力され、読出
信号の復調が行われてデータが得られるようになってい
る。
器７がインパルス応答法による位相比較器で構成されて
おり、非ディジタル形位相比較器７の一方の入力端子に
は、ハードディスク装置等からの読出信号が等化された
後の信号が入力され、非ディジタル形位相比較器７でサ
ンプリングされた信号は最尤検出器８に入力され、読出
信号の復調が行われてデータが得られるようになってい
る。
【００２２】図６はこのインパルス応答法による位相比
較器７の具体的な回路構成例を示すものである。図６に
おいて、７１，７２はサンプルホルダ（Ｓ／Ｈ）、７３
は判定器、７４はフリップフロップ（ＦＦ）、７５，７
６は乗算器、７７は加算器である。図６のインパルス応
答法による位相比較器７の動作原理については、クルト
・Ｈ．ミュラー（KURT H. MUELLER)らが、１９７６年５
月発行のＩＥＥＥ通信会報第ＣＯＭ−２４巻５月号の
「ディジタル同期データ受信機におけるタイミング回
復」の５１６頁から５３１頁（"Timing Recovery in Di
gital Synchronous DataReceivers" IEEE Tras. Commun
ication, Vol. COM-24 No.5, pp516-531, May 1976)で
述べているので、ここでは詳細な説明を省略する。
較器７の具体的な回路構成例を示すものである。図６に
おいて、７１，７２はサンプルホルダ（Ｓ／Ｈ）、７３
は判定器、７４はフリップフロップ（ＦＦ）、７５，７
６は乗算器、７７は加算器である。図６のインパルス応
答法による位相比較器７の動作原理については、クルト
・Ｈ．ミュラー（KURT H. MUELLER)らが、１９７６年５
月発行のＩＥＥＥ通信会報第ＣＯＭ−２４巻５月号の
「ディジタル同期データ受信機におけるタイミング回
復」の５１６頁から５３１頁（"Timing Recovery in Di
gital Synchronous DataReceivers" IEEE Tras. Commun
ication, Vol. COM-24 No.5, pp516-531, May 1976)で
述べているので、ここでは詳細な説明を省略する。
【００２３】図６の回路では、再生信号がサンプルホル
ダ７１でサンプリングされ、更に、サンプルホルダ７２
で１クロック分遅延される。また、サンプルホルダ７１
でサンプリングされた信号（サンプル値）は判定器７３
で判定され、フリップフロップ７４で１クロック分遅延
される。サンプルホルダ７１からのサンプル値とフリッ
プフロップ７４で１クロック分遅延された判定値は乗算
器７６に入力され、サンプルホルダ７２で１クロック分
遅延されたサンプル値と判定器７３からの判定値は乗算
器７５に入力され、乗算機７５，７６で乗算され、加算
器７７で差分がとられる。ここで、再生信号のサンプル
値をＹｎ、判定値をＸｎとおくと、次式のような位相誤
差τｎの演算が位相比較器７で行われる。
ダ７１でサンプリングされ、更に、サンプルホルダ７２
で１クロック分遅延される。また、サンプルホルダ７１
でサンプリングされた信号（サンプル値）は判定器７３
で判定され、フリップフロップ７４で１クロック分遅延
される。サンプルホルダ７１からのサンプル値とフリッ
プフロップ７４で１クロック分遅延された判定値は乗算
器７６に入力され、サンプルホルダ７２で１クロック分
遅延されたサンプル値と判定器７３からの判定値は乗算
器７５に入力され、乗算機７５，７６で乗算され、加算
器７７で差分がとられる。ここで、再生信号のサンプル
値をＹｎ、判定値をＸｎとおくと、次式のような位相誤
差τｎの演算が位相比較器７で行われる。
【００２４】τｎ＝Ｙn+1 ×Ｘｎ − Ｙｎ×Ｘｎ+1 なお、非ディジタル形位相比較器７としては、このイン
パルス応答法による位相比較器の他にもミキサ形位相比
較器等がある。図５に示した実施例では、ライトクロッ
クに同期するためのディジタル位相比較器１には外部ク
ロックが入力され、非ディジタル位相比較器７には前述
の等化後の読出信号が入力されており、ループ切換え信
号によってセレクタ６が切り換えられてディジタル位相
比較器１か非ディジタル位相比較器７かの位相同期対象
が選択され、ループが切り換えられる。
パルス応答法による位相比較器の他にもミキサ形位相比
較器等がある。図５に示した実施例では、ライトクロッ
クに同期するためのディジタル位相比較器１には外部ク
ロックが入力され、非ディジタル位相比較器７には前述
の等化後の読出信号が入力されており、ループ切換え信
号によってセレクタ６が切り換えられてディジタル位相
比較器１か非ディジタル位相比較器７かの位相同期対象
が選択され、ループが切り換えられる。
【００２５】このように、本発明では、ディジタル位相
同期回路においてパルス幅変調された位相誤差信号を一
旦振幅に変換することにより、ミキサ形位相比較器やイ
ンパルス応答法による位相比較器などの位相誤差が振幅
で出力される位相比較器との整合性を良くすることがで
きるので、図１の実施例のディジタル位相比較器１と、
非ディジタル位相比較器７とを同一ループ内に共存さ
せ、同じループフィルタ４とＶＣＯ５とをセレクタ６を
介して共有することができる。この結果、ディジタル位
相同期回路と非ディジタル位相比較回路とが共存する位
相同期回路の装置構成が簡素になると共にコストを抑え
ることができる。
同期回路においてパルス幅変調された位相誤差信号を一
旦振幅に変換することにより、ミキサ形位相比較器やイ
ンパルス応答法による位相比較器などの位相誤差が振幅
で出力される位相比較器との整合性を良くすることがで
きるので、図１の実施例のディジタル位相比較器１と、
非ディジタル位相比較器７とを同一ループ内に共存さ
せ、同じループフィルタ４とＶＣＯ５とをセレクタ６を
介して共有することができる。この結果、ディジタル位
相同期回路と非ディジタル位相比較回路とが共存する位
相同期回路の装置構成が簡素になると共にコストを抑え
ることができる。
【００２６】また、ローパスフィルタであるループフィ
ルタ４がスイッチであるセレクタ６の後に設けられてい
るので、セレクタ６の切換時のノイズを抑制することが
できる。図７は図５に示した本発明の位相比較器を非デ
ィジタル位相比較器と同じループ内に設けた実施例の位
相同期回路の変形実施例を示しており、図５の構成部材
と同じ構成部材には同じ符号が付してある。図７の実施
例では、図５の構成に加えて、加算器３の出力と非ディ
ジタル位相比較器７の出力との間に位相誤差振幅監視回
路９が設けられていると共に、セレクタ６へのループ切
換え信号がフリップフロップ１０を介して入力されるよ
うになっており、位相誤差振幅監視回路９の出力がこの
フリップフロップ１０に入力されるようになっている。
ルタ４がスイッチであるセレクタ６の後に設けられてい
るので、セレクタ６の切換時のノイズを抑制することが
できる。図７は図５に示した本発明の位相比較器を非デ
ィジタル位相比較器と同じループ内に設けた実施例の位
相同期回路の変形実施例を示しており、図５の構成部材
と同じ構成部材には同じ符号が付してある。図７の実施
例では、図５の構成に加えて、加算器３の出力と非ディ
ジタル位相比較器７の出力との間に位相誤差振幅監視回
路９が設けられていると共に、セレクタ６へのループ切
換え信号がフリップフロップ１０を介して入力されるよ
うになっており、位相誤差振幅監視回路９の出力がこの
フリップフロップ１０に入力されるようになっている。
【００２７】この実施例では、ディジタル位相比較器１
のループと非ディジタル位相比較器７のループを切換え
る時の初期位相偏差を抑えるため、位相誤差振幅監視回
路９によって、ディジタル位相比較器１と非ディジタル
位相比較器７の位相誤差振幅が小さくなった状態が監視
されており、ディジタル位相比較器１または非ディジタ
ル位相比較器７の位相誤差振幅が小さくなったタイミン
グで、位相誤差振幅監視回路９からループ切換信号がフ
リップフロップ１０に出力される。この結果、切り換え
るディジタル位相比較器１または非ディジタル位相比較
器７のループの位相誤差振幅との差が小さくなったタイ
ミングを待ってセレクタ６が切換えられるので、ループ
を切換える時の初期位相偏差が抑えられる。
のループと非ディジタル位相比較器７のループを切換え
る時の初期位相偏差を抑えるため、位相誤差振幅監視回
路９によって、ディジタル位相比較器１と非ディジタル
位相比較器７の位相誤差振幅が小さくなった状態が監視
されており、ディジタル位相比較器１または非ディジタ
ル位相比較器７の位相誤差振幅が小さくなったタイミン
グで、位相誤差振幅監視回路９からループ切換信号がフ
リップフロップ１０に出力される。この結果、切り換え
るディジタル位相比較器１または非ディジタル位相比較
器７のループの位相誤差振幅との差が小さくなったタイ
ミングを待ってセレクタ６が切換えられるので、ループ
を切換える時の初期位相偏差が抑えられる。
【００２８】図８は図５に示した本発明の位相比較器を
非ディジタル位相比較器と同じループ内に設けた実施例
の位相同期回路の更に別の変形実施例を示しており、図
５の構成部材と同じ構成部材には同じ符号が付してあ
る。図８の実施例では、図５の構成に加えて、ＶＣＯ５
とディジタル位相比較器１の入力端子との間に分周器１
１が設けられている。この実施例では、ディジタル位相
比較器１で比較するパルス信号の周波数が下げられるよ
うになっており、外部クロックの発生手段にクロック周
波数の低い安価な構成のもを使用することができる。
非ディジタル位相比較器と同じループ内に設けた実施例
の位相同期回路の更に別の変形実施例を示しており、図
５の構成部材と同じ構成部材には同じ符号が付してあ
る。図８の実施例では、図５の構成に加えて、ＶＣＯ５
とディジタル位相比較器１の入力端子との間に分周器１
１が設けられている。この実施例では、ディジタル位相
比較器１で比較するパルス信号の周波数が下げられるよ
うになっており、外部クロックの発生手段にクロック周
波数の低い安価な構成のもを使用することができる。
【００２９】
【発明の効果】以上説明したように本発明によれば、入
力されたパルス信号のパルスエッジで位相および周波数
が比較され、進みや遅れ位相に応じてディジタル位相比
較器から出力されたＵＰ信号とＤＯＷＮ信号が、レベル
整形器によって一定振幅のパルスに整形され、進み側と
遅れ側の一定振幅パルスの差分が加算器によって演算さ
れ、ループフィルタによって電圧に変換されて電圧制御
発振器に加えられ、整形するパルス振幅の大きさで位相
比較利得が調整される。この結果、ミキサ形位相比較器
やインパルス応答法による位相比較器などの位相誤差が
振幅で出力される非ディジタル位相比較器との整合性が
良くなり、同じループ内に両者を設けた場合でもループ
フィルタを共有することが可能となり、装置構成が簡素
になると共にコストを抑えることができるという効果が
ある。そして、ループフィルタを共有することにより、
カットオフ周波数やダンピング定数の設定が容易にな
り、また、ループ切換え時の高周波雑音を抑制すること
ができるという効果もある。
力されたパルス信号のパルスエッジで位相および周波数
が比較され、進みや遅れ位相に応じてディジタル位相比
較器から出力されたＵＰ信号とＤＯＷＮ信号が、レベル
整形器によって一定振幅のパルスに整形され、進み側と
遅れ側の一定振幅パルスの差分が加算器によって演算さ
れ、ループフィルタによって電圧に変換されて電圧制御
発振器に加えられ、整形するパルス振幅の大きさで位相
比較利得が調整される。この結果、ミキサ形位相比較器
やインパルス応答法による位相比較器などの位相誤差が
振幅で出力される非ディジタル位相比較器との整合性が
良くなり、同じループ内に両者を設けた場合でもループ
フィルタを共有することが可能となり、装置構成が簡素
になると共にコストを抑えることができるという効果が
ある。そして、ループフィルタを共有することにより、
カットオフ周波数やダンピング定数の設定が容易にな
り、また、ループ切換え時の高周波雑音を抑制すること
ができるという効果もある。
【図１】本発明の一実施例の位相同期回路の構成を示す
ブロック構成図である。
ブロック構成図である。
【図２】図１の要部の波形を示す波形図であり、(a) は
ＵＰ信号側のレベル整形器の出力波形図、(b) はＤＯＷ
Ｎ信号側のレベル整形器の出力波形図、(c) は加算器の
出力波形図、(d) はディジタル位相比較器から出力され
るパルス幅変調の位相誤差信号を示す出力波形図であ
る。
ＵＰ信号側のレベル整形器の出力波形図、(b) はＤＯＷ
Ｎ信号側のレベル整形器の出力波形図、(c) は加算器の
出力波形図、(d) はディジタル位相比較器から出力され
るパルス幅変調の位相誤差信号を示す出力波形図であ
る。
【図３】図１のレベル整形器と加算器の具体的な回路構
成の一例を示す回路図である。
成の一例を示す回路図である。
【図４】図１のディジタル位相比較器が集積化されてお
り、進み、遅れのパルスの振幅がバランスしている場合
のレベル整形器と加算器の具体的な回路構成の一例を示
す回路図である。
り、進み、遅れのパルスの振幅がバランスしている場合
のレベル整形器と加算器の具体的な回路構成の一例を示
す回路図である。
【図５】図１のように構成される実施例の位相同期回路
を非ディジタル位相比較器と同じループ内に設けた実施
例を示すブロック回路図である。
を非ディジタル位相比較器と同じループ内に設けた実施
例を示すブロック回路図である。
【図６】図５の非ディジタル位相比較器に用いられたイ
ンパルス応答法による位相比較器の具体的な回路構成例
を示す回路図である。
ンパルス応答法による位相比較器の具体的な回路構成例
を示す回路図である。
【図７】図５に示した本発明の位相同期回路を非ディジ
タル位相比較器と同じループ内に設けた実施例の変形実
施例を示すブロック回路図である。
タル位相比較器と同じループ内に設けた実施例の変形実
施例を示すブロック回路図である。
【図８】図５に示した本発明の位相同期回路を非ディジ
タル位相比較器と同じループ内に設けた実施例の別の変
形実施例を示すブロック回路図である。
タル位相比較器と同じループ内に設けた実施例の別の変
形実施例を示すブロック回路図である。
【図９】従来の移動同期回路の構成を示すブロック回路
図である。
図である。
【図１０】図９に示した従来の位相同期回路を非ディジ
タル位相比較器と同じループ内に設けた場合の従来の位
相同期回路の構成を示すブロック回路図である。
タル位相比較器と同じループ内に設けた場合の従来の位
相同期回路の構成を示すブロック回路図である。
１…ディジタル位相比較器 ２…レベル整形回路 ２Ａ，２Ｂ…レベル整形器 ３…加算器 ４…ループフィルタ ５…ＶＣＯ（電圧制御発振器） ６…セレクタ ７…非ディジタル位相比較器 ８…最尤検出器 ９…位相誤差振幅監視回路 １０…フリップフロップ １１…分周器
Claims (5)
- 【請求項１】 入力されたパルス信号のパルスエッジで
位相および周波数を比較し、進み位相の時にＵＰ信号を
出力し、遅れ位相の時にＤＯＷＮ信号を出力するディジ
タル位相比較器(1) と、 進みや遅れのパルスである前記ＵＰ信号と前記ＤＯＷＮ
信号を、一定振幅のパルスに整形するレベル整形回路
(2) と、 前記進み側と遅れ側の一定振幅パルスの差分を取る加算
器(3) と、 この加算器(3) の出力側に接続されたループフィルタ
(4) と、 このループフィルタ(4) の出力を入力とし、出力が前記
ディジタル位相比較器(1) の一方の入力端子に戻される
電圧制御発振器(5) とを備え、 整形するパルス振幅の大きさで位相比較利得を調整する
ことを特徴とする位相同期回路。 - 【請求項２】 請求項１に記載の位相同期回路であっ
て、前記レベル整形器(2) が振幅バランスがとれた進み
パルスと遅れパルスの差分をとる差動増幅アンプから構
成され、この差動増幅アンプの増幅率で位相比較利得を
補正することを特徴とするもの。 - 【請求項３】 請求項１または２に記載の位相同期回路
であって、 前記加算器(3) とループフィルタ(4) との間にセレクタ
(6) が設けられ、このセレクタの他方の入力端子には、
非ディジタル形位相比較器(7) が接続され、前記電圧制
御発振器(5) の出力がこの非ディジタル形位相比較器の
入力端子にも戻されていることを特徴とするもの。 - 【請求項４】 請求範囲３に記載の位相同期回路であっ
て、前記加算器(3)と前記非ディジタル形位相比較器の
出力側に、位相誤差振幅を監視する位相誤差振幅監視回
路(9) が設けられ、この位相誤差振幅監視回路は位相誤
差振幅が小さくなったタイミングで前記セレクタ(6) を
切り換えることを特徴とするもの。 - 【請求項５】 請求範囲３に記載の位相同期回路であっ
て、前記電圧制御発振器(5) と前記ディジタル位相比較
器(1) の入力端子との間に分周器(11)が設けられ、前記
ディジタル位相比較器(1) で比較するパルス信号の周波
数が下げられるようになっているもの。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5316607A JP2868063B2 (ja) | 1993-12-16 | 1993-12-16 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5316607A JP2868063B2 (ja) | 1993-12-16 | 1993-12-16 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07170177A true JPH07170177A (ja) | 1995-07-04 |
| JP2868063B2 JP2868063B2 (ja) | 1999-03-10 |
Family
ID=18078957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5316607A Expired - Fee Related JP2868063B2 (ja) | 1993-12-16 | 1993-12-16 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2868063B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020034304A (ja) * | 2018-08-27 | 2020-03-05 | 株式会社東芝 | 電子装置および測定方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56103541A (en) * | 1980-01-22 | 1981-08-18 | Fujitsu Ltd | Phase synchronizing circuit |
| JPS59225618A (ja) * | 1983-06-07 | 1984-12-18 | Nec Corp | 位相同期回路 |
| JPH02149018A (ja) * | 1988-11-30 | 1990-06-07 | Nec Eng Ltd | 自動周波数制御回路 |
| JPH0578039U (ja) * | 1992-03-26 | 1993-10-22 | 日本電気株式会社 | Ｐｌｌ回路 |
-
1993
- 1993-12-16 JP JP5316607A patent/JP2868063B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56103541A (en) * | 1980-01-22 | 1981-08-18 | Fujitsu Ltd | Phase synchronizing circuit |
| JPS59225618A (ja) * | 1983-06-07 | 1984-12-18 | Nec Corp | 位相同期回路 |
| JPH02149018A (ja) * | 1988-11-30 | 1990-06-07 | Nec Eng Ltd | 自動周波数制御回路 |
| JPH0578039U (ja) * | 1992-03-26 | 1993-10-22 | 日本電気株式会社 | Ｐｌｌ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020034304A (ja) * | 2018-08-27 | 2020-03-05 | 株式会社東芝 | 電子装置および測定方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2868063B2 (ja) | 1999-03-10 |
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