JPH04213220A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPH04213220A JPH04213220A JP2401072A JP40107290A JPH04213220A JP H04213220 A JPH04213220 A JP H04213220A JP 2401072 A JP2401072 A JP 2401072A JP 40107290 A JP40107290 A JP 40107290A JP H04213220 A JPH04213220 A JP H04213220A
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Landscapes
- Pulse Circuits (AREA)
- Analogue/Digital Conversion (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は周期的なアナログ信号を
デジタル信号に変換するＡ／Ｄ変換器に関し、さらに詳
しくは集積回路（ＩＣ）で構成する場合に好適に実施さ
れるＡ／Ｄ変換器に関するものである。
デジタル信号に変換するＡ／Ｄ変換器に関し、さらに詳
しくは集積回路（ＩＣ）で構成する場合に好適に実施さ
れるＡ／Ｄ変換器に関するものである。
【０００２】
【従来の技術】本件出願人は、同期トリガ信号に位相同
期した同期クロック信号、発生する位相同期発生器とし
て特願平０２−１６９２３０号に記載した方法を提案し
た。
期した同期クロック信号、発生する位相同期発生器とし
て特願平０２−１６９２３０号に記載した方法を提案し
た。
【０００３】図５はその全体ブロックを示すものであり
、この方式によれば出力すべき同期クロック周波数と同
一の周波数の基準クロック信号を用いることができるの
で特に同期クロック信号が高周波の場合、非常に有効な
ものである。
、この方式によれば出力すべき同期クロック周波数と同
一の周波数の基準クロック信号を用いることができるの
で特に同期クロック信号が高周波の場合、非常に有効な
ものである。
【０００４】以下、図５〜図９を参照して説明する。
【０００５】ＶＣＯ１、位相比較器（ＰＤ）３、水晶発
振器（ＸＯ）４からなる構成は同期クロック信号と一致
した周期の三角波信号を出力する三角波発生器である。
振器（ＸＯ）４からなる構成は同期クロック信号と一致
した周期の三角波信号を出力する三角波発生器である。
【０００６】ＶＣＯ１の内部回路は例えば図７に示す様
な構成をしている。
な構成をしている。
【０００７】
ア性が確保されていてかつ、Ｒ１＝Ｒ３，Ｒ２＝Ｒ４，
Ｒ５＝Ｒ７＝Ｒ１２＝Ｒ６／２＝Ｒ１１／２，Ｒ８＝Ｒ
１０＝Ｒ９／２，Ｒ１３＝Ｒ１５＝Ｒ１４／２，Ｉ１〜
Ｉ５は定電流源、ＩＸは三角波信号の周波数を決定する
制御定電流源であるとする。今、Ｑ４のエミッタがＨレ
ベル（ＶＣＣ−２２ＶＢＥ）でＱ２のエミッタがＬレベ
ル（ＶＣＣ−２ＶＢＥ−（Ｒ１＋Ｒ２）・Ｉ３）とする
と、Ｑ８とＱ９の差動ペアはＱ８がＯＮし（Ｑ９がＯＦ
Ｆ）、カレントミラーＱ７，Ｑ１０によってＱ１０のコ
レクタよりコンデンサＣ１１に電流ＩＸが供給され、Ｃ
１は充電され、Ｑ６のベース電圧は単調上昇し、ＶＣＣ
−２ＶＢＥ近くになるとＱ６には徐々に電流が流れ出し
、したがってＱ４のエミッタ電圧が徐々に下降し（Ｑ２
のエミッタ電圧が徐々に上昇し）、やがてＱ６がＯＮし
Ｑ４のエミッタがＬレベル（ＶＣＣ−２ＶＢＥ−（Ｒ３
＋Ｒ４）・Ｉ３）となり、Ｑ５がＯＦＦし、Ｑ２のエミ
ッタがＨレベル（ＶＣＣ−２ＶＢＥ）の状態に変化する
。この時、Ｑ９がＯＮし（Ｑ８はＯＦＦ）、カレントミ
ラーＱ１１，Ｑ１３によってＱ１１のコレクタ電流ＩＸ
が流れ、さらにカレントミラーＱ１２，Ｑ１４によって
Ｑ１４コレクタ電流ＩＸによってコンデンサＣ１に充電
電流が流れ、Ｑ６のベース電圧を単調減少させる。Ｑ６
のベース電圧がＶＣＣ−２ＶＢＥ−（Ｒ３＋Ｒ４）Ｉ３
近くなるとＱ５に徐々に電流が流れ出し、したがってＱ
２のエミッタ電圧が徐々に下降し（Ｑ４エミッタ電圧が
徐々に上昇し）、やがてＱ５がＯＮし、Ｑ２のエミッタ
がＬレベル（ＶＣＣ−２ＶＢＥ−（Ｒ１＋Ｒ２）・Ｉ３
）、Ｑ６がＯＦＦし、Ｑ４のエミッタがＨレベル（ＶＣ
Ｃ−２ＶＢＥ）の最初の状態に戻る。以後これを繰り返
す。
Ｒ５＝Ｒ７＝Ｒ１２＝Ｒ６／２＝Ｒ１１／２，Ｒ８＝Ｒ
１０＝Ｒ９／２，Ｒ１３＝Ｒ１５＝Ｒ１４／２，Ｉ１〜
Ｉ５は定電流源、ＩＸは三角波信号の周波数を決定する
制御定電流源であるとする。今、Ｑ４のエミッタがＨレ
ベル（ＶＣＣ−２２ＶＢＥ）でＱ２のエミッタがＬレベ
ル（ＶＣＣ−２ＶＢＥ−（Ｒ１＋Ｒ２）・Ｉ３）とする
と、Ｑ８とＱ９の差動ペアはＱ８がＯＮし（Ｑ９がＯＦ
Ｆ）、カレントミラーＱ７，Ｑ１０によってＱ１０のコ
レクタよりコンデンサＣ１１に電流ＩＸが供給され、Ｃ
１は充電され、Ｑ６のベース電圧は単調上昇し、ＶＣＣ
−２ＶＢＥ近くになるとＱ６には徐々に電流が流れ出し
、したがってＱ４のエミッタ電圧が徐々に下降し（Ｑ２
のエミッタ電圧が徐々に上昇し）、やがてＱ６がＯＮし
Ｑ４のエミッタがＬレベル（ＶＣＣ−２ＶＢＥ−（Ｒ３
＋Ｒ４）・Ｉ３）となり、Ｑ５がＯＦＦし、Ｑ２のエミ
ッタがＨレベル（ＶＣＣ−２ＶＢＥ）の状態に変化する
。この時、Ｑ９がＯＮし（Ｑ８はＯＦＦ）、カレントミ
ラーＱ１１，Ｑ１３によってＱ１１のコレクタ電流ＩＸ
が流れ、さらにカレントミラーＱ１２，Ｑ１４によって
Ｑ１４コレクタ電流ＩＸによってコンデンサＣ１に充電
電流が流れ、Ｑ６のベース電圧を単調減少させる。Ｑ６
のベース電圧がＶＣＣ−２ＶＢＥ−（Ｒ３＋Ｒ４）Ｉ３
近くなるとＱ５に徐々に電流が流れ出し、したがってＱ
２のエミッタ電圧が徐々に下降し（Ｑ４エミッタ電圧が
徐々に上昇し）、やがてＱ５がＯＮし、Ｑ２のエミッタ
がＬレベル（ＶＣＣ−２ＶＢＥ−（Ｒ１＋Ｒ２）・Ｉ３
）、Ｑ６がＯＦＦし、Ｑ４のエミッタがＨレベル（ＶＣ
Ｃ−２ＶＢＥ）の最初の状態に戻る。以後これを繰り返
す。
【０００８】したがってＱ６のベース（Ｑ１５のベース
）には図８（３）に示す様な三角波信号が出力され、図
８（１），（２）に示す様に差動方形波ペアを出力する
（図８（１）がＱ出力である）。
）には図８（３）に示す様な三角波信号が出力され、図
８（１），（２）に示す様に差動方形波ペアを出力する
（図８（１）がＱ出力である）。
【０００９】図８（３）に示す三角波信号のＨレベルは
ＶＣＣ−２ＶＢＥ−ΔＶでＬレベルはＶＣＣ−２ＶＢＥ
−（Ｒ１＋Ｒ２）Ｉ３＋ΔＶである。ΔＶはＩ３の値と
Ｒ１＋Ｒ２の値で定まる電圧である。したがって振巾は
（Ｒ１＋Ｒ２）・Ｉ３−２ΔＶとなる。
ＶＣＣ−２ＶＢＥ−ΔＶでＬレベルはＶＣＣ−２ＶＢＥ
−（Ｒ１＋Ｒ２）Ｉ３＋ΔＶである。ΔＶはＩ３の値と
Ｒ１＋Ｒ２の値で定まる電圧である。したがって振巾は
（Ｒ１＋Ｒ２）・Ｉ３−２ΔＶとなる。
【００１０】次に、発振周期Ｔ０は２（（Ｒ１＋Ｒ２）
・Ｉ３−２ΔＶ）・Ｃ１／ＩＸとなる。Ｒ１とＲ２の“
分岐点”（Ｒ３とＲ４の“分岐点”）より差動方形波ペ
アＤを取り出したのは適当な振巾（０．２ＶＰ−Ｐ〜０
．３ＶＰ−Ｐ）にするためである。図中には記述してい
ないが当然バッファ出力して適当な電圧にして使用する
。Ｑ１５，Ｑ１８，Ｑ１６，Ｑ１７，Ｑ１９からなる回
路はフィードバック型バッファ回路であり、出力端子Ｃ
には図８（３）と一致した三角波信号が出力される。
・Ｉ３−２ΔＶ）・Ｃ１／ＩＸとなる。Ｒ１とＲ２の“
分岐点”（Ｒ３とＲ４の“分岐点”）より差動方形波ペ
アＤを取り出したのは適当な振巾（０．２ＶＰ−Ｐ〜０
．３ＶＰ−Ｐ）にするためである。図中には記述してい
ないが当然バッファ出力して適当な電圧にして使用する
。Ｑ１５，Ｑ１８，Ｑ１６，Ｑ１７，Ｑ１９からなる回
路はフィードバック型バッファ回路であり、出力端子Ｃ
には図８（３）と一致した三角波信号が出力される。
【００１１】図９は位相比較器３の回路例を示すもので
ある。
ある。
【００１２】
＝Ｒ２３＝Ｒ１７／２，Ｒ１８＝Ｒ２０＝Ｒ１９／２，
Ｒ２１＝Ｒ２４＝Ｒ２２／２，Ｉ６は定電流源である。
Ｒ２１＝Ｒ２４＝Ｒ２２／２，Ｉ６は定電流源である。
【００１３】この位相比較器にはＶＣＯ１の出力方形波
ペアＤと水晶発振器４の出力方形波ペアＥが入力される
。２つの方形波信号の周波数が等しく位相差が±９０°
の時Ｑ３１のコレクタ電流とＱ３０コレクタ電流の平均
電流レベルはそれぞれＩ６／２となり、コンデンサＣ２
によってクロック成分を取り除くと図に示す様に誤差電
流ΔＩは“０”となる。今、方形波ペアＥに対して方形
波ペアＤの位相が±９０°より遅れた時、ΔＩが流れ出
す様に方形波ペアの極性を設定すると制御電流ＩＸ（＝
Ｉ０＋ΔＩ，Ｉ０は定電流）は増加し、ＶＣＯ１の発振
周波数は上昇し、位相遅れを補正する方向に働き、この
様にしてＶＣＯ１の発振出力はＸ′ｔａｌ発振器４に位
相同期する。ＶＣＯ１の三角波出力信号はレベルコンパ
レータ５〜８に入力される各々の基準電圧Ｖ１〜Ｖ４は
次式で示される。
ペアＤと水晶発振器４の出力方形波ペアＥが入力される
。２つの方形波信号の周波数が等しく位相差が±９０°
の時Ｑ３１のコレクタ電流とＱ３０コレクタ電流の平均
電流レベルはそれぞれＩ６／２となり、コンデンサＣ２
によってクロック成分を取り除くと図に示す様に誤差電
流ΔＩは“０”となる。今、方形波ペアＥに対して方形
波ペアＤの位相が±９０°より遅れた時、ΔＩが流れ出
す様に方形波ペアの極性を設定すると制御電流ＩＸ（＝
Ｉ０＋ΔＩ，Ｉ０は定電流）は増加し、ＶＣＯ１の発振
周波数は上昇し、位相遅れを補正する方向に働き、この
様にしてＶＣＯ１の発振出力はＸ′ｔａｌ発振器４に位
相同期する。ＶＣＯ１の三角波出力信号はレベルコンパ
レータ５〜８に入力される各々の基準電圧Ｖ１〜Ｖ４は
次式で示される。
【００１４】
Ｖｎ＝ＶＣＣ−２ＶＢＥ＋（Ｒ１＋Ｒ２）・Ｉ３＋
ΔＶ＋（２ｎ−１）・（（Ｒ１＋Ｒ２）・Ｉ３−２ΔＶ
）／８
ΔＶ＋（２ｎ−１）・（（Ｒ１＋Ｒ２）・Ｉ３−２ΔＶ
）／８
【００１５】レベルコンパレータ５〜８の出力パルス信
号Ｃ１〜Ｃ４は位相計測記憶回路９に入力される。また
この回路にはＶＣＯ１の方形波出力のＱ信号が入力され
る。位相計測記憶回路９は入力端子Ｋに入力される同期
トリガ信号のエッヂ（この場合立ち上がりとする）でラ
ッチするラッチ回路群である。Ｑ出力のラッチ出力デー
タをＤ０，Ｃ１〜Ｃ４のラッチ出力データをＤ１〜Ｄ４
とすると三角波信号に対する同期トリガ信号の位相範囲
Ｚ１〜Ｚ８によって図１０に示す様なラッチ出力データ
（位相データ）となる。この位相データは出力リセット
コントロール回路１０と出力セットコントロール回路１
１に入力される。この２つの回路にはレベルコンパレー
タの出力パルス信号Ｃ１〜Ｃ４及びＶＣＯ１の出力方形
波Ｑ信号も入力されている。
号Ｃ１〜Ｃ４は位相計測記憶回路９に入力される。また
この回路にはＶＣＯ１の方形波出力のＱ信号が入力され
る。位相計測記憶回路９は入力端子Ｋに入力される同期
トリガ信号のエッヂ（この場合立ち上がりとする）でラ
ッチするラッチ回路群である。Ｑ出力のラッチ出力デー
タをＤ０，Ｃ１〜Ｃ４のラッチ出力データをＤ１〜Ｄ４
とすると三角波信号に対する同期トリガ信号の位相範囲
Ｚ１〜Ｚ８によって図１０に示す様なラッチ出力データ
（位相データ）となる。この位相データは出力リセット
コントロール回路１０と出力セットコントロール回路１
１に入力される。この２つの回路にはレベルコンパレー
タの出力パルス信号Ｃ１〜Ｃ４及びＶＣＯ１の出力方形
波Ｑ信号も入力されている。
【００１６】図６はこれらの動作を説明するロジック回
路例を示すものである。
路例を示すものである。
【００１７】ＥＸＮＯＲ回路１０ａ〜１０ｄ及び５入力
ＡＮＤ回路１０ｅから成る回路が出力カセットコントロ
ール回路１０でＥＸＮＯＲ回路１１ｎ〜１１ｑ及び５入
力ＡＮＤ回路１１ｒから成る回路が出力リセットコント
ロール回路１１である。ＤＦＦ１３ｓ，１３ｔからなる
回路が出力クリア回路１３で、ＯＲ回路１４ｆ，ＮＯＲ
回路１４ｍ、ＮＡＮＤ回路１４ｇ〜１４ｊ，４入力ＡＮ
Ｄ回路１４ｈ，４入力ＮＯＲ回路１４ｌからなる回路が
極性データコントロール回路１４で第１図には記述して
いない部分である。
ＡＮＤ回路１０ｅから成る回路が出力カセットコントロ
ール回路１０でＥＸＮＯＲ回路１１ｎ〜１１ｑ及び５入
力ＡＮＤ回路１１ｒから成る回路が出力リセットコント
ロール回路１１である。ＤＦＦ１３ｓ，１３ｔからなる
回路が出力クリア回路１３で、ＯＲ回路１４ｆ，ＮＯＲ
回路１４ｍ、ＮＡＮＤ回路１４ｇ〜１４ｊ，４入力ＡＮ
Ｄ回路１４ｈ，４入力ＮＯＲ回路１４ｌからなる回路が
極性データコントロール回路１４で第１図には記述して
いない部分である。
【００１８】今、例えば位相データＤｏ〜Ｄ４とＣ０〜
Ｃ４（Ｃ０はＱ信号とする）が一致した時出力をセット
したとすると図１０に示す様にリセットタイミングをＣ
０〜Ｃ４が図に示すようなデータになった時行なえば出
力に方形波（デューティ５０％）同期クロック信号が出
力される。
Ｃ４（Ｃ０はＱ信号とする）が一致した時出力をセット
したとすると図１０に示す様にリセットタイミングをＣ
０〜Ｃ４が図に示すようなデータになった時行なえば出
力に方形波（デューティ５０％）同期クロック信号が出
力される。
【００１９】出力リセットコントロール回路において位
相データ入力（Ｄ１〜Ｄ４）が負論理
相データ入力（Ｄ１〜Ｄ４）が負論理
【００２０】
解できるであろう（この関係は位相データ数、及びレベ
ルコンパレータ数に関係なく成り立つ）。１４ｋ，１４
ｌ，１４ｍから成る回路は入力同期トリガ位相範囲Ｚ１
及びＺ５の時、極性データＣ０を無視するためのもので
ある（Ｚ１及びＺ５における動作を安定にするためのも
のである）。
ルコンパレータ数に関係なく成り立つ）。１４ｋ，１４
ｌ，１４ｍから成る回路は入力同期トリガ位相範囲Ｚ１
及びＺ５の時、極性データＣ０を無視するためのもので
ある（Ｚ１及びＺ５における動作を安定にするためのも
のである）。
【００２１】図８（４）〜（１１）に入力同期トリガ位
相範囲Ｚ１〜Ｚ８各々に対する出力同期クロック信号の
波形を示す。
相範囲Ｚ１〜Ｚ８各々に対する出力同期クロック信号の
波形を示す。
【００２２】なぜならば同期トリガ信号が入力されると
出力クリア回路１３内のＤＦＦ１３ｓのＱ出力はただち
にＨレベルとなりＲＳＦＦ１２をクリアする。クリアが
解除されるのは同期トリガ信号が入力されてから最初の
リセットパルス（５入力ＡＮＤ回路１１ｒの出力）が出
力された時であるから、同期トリガ信号入力と同時に出
力端子Ｌの“Ｌ”レベルはリセットパルスが出力される
まで保証される。またこの時点でもリセットパルスであ
るので出力端子は“Ｌ”レベルのままである。次の時点
でセットパルスが発生した時点で初めて出力を“Ｈ”レ
ベルにする。したがって図８（４）〜（１１）に示す様
な同期クロック出力波形となるのである。この様にする
ことによって図中斜線で示している１つ前の同期クロッ
ク信号との識別が容易にできる。
出力クリア回路１３内のＤＦＦ１３ｓのＱ出力はただち
にＨレベルとなりＲＳＦＦ１２をクリアする。クリアが
解除されるのは同期トリガ信号が入力されてから最初の
リセットパルス（５入力ＡＮＤ回路１１ｒの出力）が出
力された時であるから、同期トリガ信号入力と同時に出
力端子Ｌの“Ｌ”レベルはリセットパルスが出力される
まで保証される。またこの時点でもリセットパルスであ
るので出力端子は“Ｌ”レベルのままである。次の時点
でセットパルスが発生した時点で初めて出力を“Ｈ”レ
ベルにする。したがって図８（４）〜（１１）に示す様
な同期クロック出力波形となるのである。この様にする
ことによって図中斜線で示している１つ前の同期クロッ
ク信号との識別が容易にできる。
【００２３】
【発明が解決しようとする課題】前述した位相同期信号
発生器が安定に動作するためには図７の構成からなる三
角波ＶＣＯ１から出力される三角波信号のピーク電圧値
及び直流電位成分が安定していることが絶対条件である
。なぜならばレベルコンパレータ５〜８からなるＡ／Ｄ
変換器の比較電圧Ｖ１〜Ｖ４が固定されているためであ
る。しかしながら、三角波レベルＶＴＲＩは以下に説明
する様に温度に対して変動してしまう。すなわちＱ８，
Ｑ９スイッチングする際の条件としてｒｅ５＋ｒｅ６＝
Ｒ１＋Ｒ２（またはＲ３＋Ｒ４）（ｒｅｎはＱｎのエミ
ッタ抵抗を表す）のとき（ループゲインが「１」になる
とき）であること等から数１〜４の条件が導かれる。
発生器が安定に動作するためには図７の構成からなる三
角波ＶＣＯ１から出力される三角波信号のピーク電圧値
及び直流電位成分が安定していることが絶対条件である
。なぜならばレベルコンパレータ５〜８からなるＡ／Ｄ
変換器の比較電圧Ｖ１〜Ｖ４が固定されているためであ
る。しかしながら、三角波レベルＶＴＲＩは以下に説明
する様に温度に対して変動してしまう。すなわちＱ８，
Ｑ９スイッチングする際の条件としてｒｅ５＋ｒｅ６＝
Ｒ１＋Ｒ２（またはＲ３＋Ｒ４）（ｒｅｎはＱｎのエミ
ッタ抵抗を表す）のとき（ループゲインが「１」になる
とき）であること等から数１〜４の条件が導かれる。
【００２４】
ｒｅ５＋ｒｅ６＝Ｒ１＋Ｒ２
ｒｅ５＝ＶＴ／ＩＥ５
ｒｅ６＝ＶＴ／ＩＥ６
Ｉ ＥＳ＋ＩＥ６＝Ｉ３
ここでＶＴ＝ｋＴ／Ｑ（ｋ：ボルツマン定数、Ｔ：絶対
温度、Ｑ：電子の電荷）である。
温度、Ｑ：電子の電荷）である。
【００２５】三角波を生成するための方形波レベル（Ｒ
１＋Ｒ２）・Ｉ３と三角波レベルとの差をΔＶとすると
数１〜４より数５が導かれる。
１＋Ｒ２）・Ｉ３と三角波レベルとの差をΔＶとすると
数１〜４より数５が導かれる。
【００２６】
したがって三角波レベルＶＴＲＩは数６のように示され
る。
る。
【００２７】
ＶＴは温度に依存して変化するので、ＶＴＲＩも温度に
依って変動することとなる。
依って変動することとなる。
【００２８】また回路内の寄生容量のためＣ１の充電及
び放電電流のスイッチングに遅延Ｄｔが生じる。したが
って図１１に示すように周波数に依存して三角波レベル
変化してしまう。
び放電電流のスイッチングに遅延Ｄｔが生じる。したが
って図１１に示すように周波数に依存して三角波レベル
変化してしまう。
【００２９】さらに三角波の平均直流電圧はＶＣＣ−Ｒ
１＋Ｒ２／２・Ｉ３−２ＶＢＥであるが、一般のＩＣに
おける抵抗の相対精度（〜２％）ＶＢＥの相対精度（〜
３ｍｖ）ではそのバラツキが無視できない程度になって
しまう。
１＋Ｒ２／２・Ｉ３−２ＶＢＥであるが、一般のＩＣに
おける抵抗の相対精度（〜２％）ＶＢＥの相対精度（〜
３ｍｖ）ではそのバラツキが無視できない程度になって
しまう。
【００３０】以上３つの問題によってレベルコンパレー
タ５〜８からなるＡ／Ｄ変換器を安定に動作できなかっ
た。
タ５〜８からなるＡ／Ｄ変換器を安定に動作できなかっ
た。
【００３１】本発明の目的は、上記技術的課題を解決し
て、入力される周期的なアナログ信号に温度等による変
化があっても安定したデジタル信号を出力することがで
きるＡ／Ｄ変換器を提供することである。
て、入力される周期的なアナログ信号に温度等による変
化があっても安定したデジタル信号を出力することがで
きるＡ／Ｄ変換器を提供することである。
【００３２】
【課題を解決するための手段及び作用】本発明によれば
入力アナログ信号レベルに対してＡ／Ｄ変換するレベル
コンパレータ出力に基づいて充放電するチャージポンプ
回路を設け、このチャージポンプ回路の出力信号を例え
ば時定数回路を介して上記各レベルコンパレータの参照
電圧にしたものである。
入力アナログ信号レベルに対してＡ／Ｄ変換するレベル
コンパレータ出力に基づいて充放電するチャージポンプ
回路を設け、このチャージポンプ回路の出力信号を例え
ば時定数回路を介して上記各レベルコンパレータの参照
電圧にしたものである。
【００３３】
【実施例】図１は本発明のＡ／Ｄ変換器を位相同期信号
発生器にレベルコンパレータに採用した実施例を示す。 図１において、従来技術（図５〜図９）と対応する部分
には同一の参照符を用いる。レベルコンパレータ５〜８
は従来例と同様の動作をするものであるが出力は差動出
力としている。最上段のレベルコンパレータ５の出力は
図２で示されるチャージポンプ回路に入力される。この
場合、電流源ＩＸ＝７／８ＩＲとする。一般には要求の
パルスデューティＤＵ（＝ＴＸ／Ｔ）とるすとＩＸは次
の数７で示される。
発生器にレベルコンパレータに採用した実施例を示す。 図１において、従来技術（図５〜図９）と対応する部分
には同一の参照符を用いる。レベルコンパレータ５〜８
は従来例と同様の動作をするものであるが出力は差動出
力としている。最上段のレベルコンパレータ５の出力は
図２で示されるチャージポンプ回路に入力される。この
場合、電流源ＩＸ＝７／８ＩＲとする。一般には要求の
パルスデューティＤＵ（＝ＴＸ／Ｔ）とるすとＩＸは次
の数７で示される。
【００３４】
【００３５】チャージポンプ回路１５の出力は時定数回
路１７に入力され直流成分が抽出されレベルコンパレー
タ５の参照電圧Ｖ１となる。一方、最下段のレベルコン
パレータの出力信号も図２の同様構成のチャージポンプ
１６に入力され、時定数回路１８によって直流成分が抽
出され、次にゲインＧ（例えばＧ＝１）の反転アンプ２
０に入力されこの出力がレベレルコンパレータ８の参照
電圧Ｖ４となる。参照電圧Ｖ１及びＶ４は比較電圧発生
部１９に入力され参照電圧Ｖ２，Ｖ３を出力しレベルコ
ンパレータ６，７に入力する。比較電圧発生部１９は図
３に示す構成になっており、抵抗ｒによる電圧分岐を増
せばレベルコンパレータの数を増すことができる。さて
レベルコンパレータ５の動作について説明すると、チャ
ージポンプ回路１５の出力電圧が平衡するのは図３（１
）に示す様にＱ３４の正パルス幅（Ｑ３３の負パルス幅
）が１／８Ｔ（Ｔは三角波の周期）の時のみである。今
図４（２）の様にパルス幅が＞１／８Ｔの時、つまり、
比較電圧が低すぎる時、チャージポンプ回路１５の出力
ＤＣ電圧は上昇して行き、参照電圧が上昇し、これによ
ってパルス幅が狭くなる様に補正される。逆に図４（３
）の様にパルス幅が＜１／８Ｔの時つまり比較電圧が高
すぎる時チャージポンプ回路１５の出力ＤＣ電圧は下降
して行き、参照電圧が下降し、これによってパルス幅が
広くなるように補正される。レベルコンパレータ８の時
はチャージポンプ回路１６の出力ＤＣ電圧の動きと比較
電圧の動きが逆になるので、チャージポンプ回路１６を
チャージポンプ回路１５と同構成にするならば反転アン
プ２０が必要になる。
路１７に入力され直流成分が抽出されレベルコンパレー
タ５の参照電圧Ｖ１となる。一方、最下段のレベルコン
パレータの出力信号も図２の同様構成のチャージポンプ
１６に入力され、時定数回路１８によって直流成分が抽
出され、次にゲインＧ（例えばＧ＝１）の反転アンプ２
０に入力されこの出力がレベレルコンパレータ８の参照
電圧Ｖ４となる。参照電圧Ｖ１及びＶ４は比較電圧発生
部１９に入力され参照電圧Ｖ２，Ｖ３を出力しレベルコ
ンパレータ６，７に入力する。比較電圧発生部１９は図
３に示す構成になっており、抵抗ｒによる電圧分岐を増
せばレベルコンパレータの数を増すことができる。さて
レベルコンパレータ５の動作について説明すると、チャ
ージポンプ回路１５の出力電圧が平衡するのは図３（１
）に示す様にＱ３４の正パルス幅（Ｑ３３の負パルス幅
）が１／８Ｔ（Ｔは三角波の周期）の時のみである。今
図４（２）の様にパルス幅が＞１／８Ｔの時、つまり、
比較電圧が低すぎる時、チャージポンプ回路１５の出力
ＤＣ電圧は上昇して行き、参照電圧が上昇し、これによ
ってパルス幅が狭くなる様に補正される。逆に図４（３
）の様にパルス幅が＜１／８Ｔの時つまり比較電圧が高
すぎる時チャージポンプ回路１５の出力ＤＣ電圧は下降
して行き、参照電圧が下降し、これによってパルス幅が
広くなるように補正される。レベルコンパレータ８の時
はチャージポンプ回路１６の出力ＤＣ電圧の動きと比較
電圧の動きが逆になるので、チャージポンプ回路１６を
チャージポンプ回路１５と同構成にするならば反転アン
プ２０が必要になる。
【００３６】しかしながらチヤージポンプ回路１６のＩ
Ｘを１／８ＩＲしＱ３３とＱ３４の入力差動信号を逆に
すると、反転アンプ２０は必要ない。また、構成は多少
大きくなるが各レベルコンパレータにチャージポンプ回
路を参照電圧を発生させるために設けてもよい。ただし
各チヤージポンプ回路におけるＩＸは要望のパルス幅に
合わせて用意する必要がある。時定数回路についてはチ
ャージポンプに使用されるコンデンサＣ３の値によって
削除してもよい。
Ｘを１／８ＩＲしＱ３３とＱ３４の入力差動信号を逆に
すると、反転アンプ２０は必要ない。また、構成は多少
大きくなるが各レベルコンパレータにチャージポンプ回
路を参照電圧を発生させるために設けてもよい。ただし
各チヤージポンプ回路におけるＩＸは要望のパルス幅に
合わせて用意する必要がある。時定数回路についてはチ
ャージポンプに使用されるコンデンサＣ３の値によって
削除してもよい。
【００３７】
【発明の効果】以上説明した様にレベルコンパレータの
出力デジタル信号に基づいて放電するチャージポンプ回
路を設け、このチャージポンプ回路出力に基づいてレベ
ルコンパレータの参照電圧を決定することによって三角
波信号の様な周期的な入力アナログ信号のピークレベル
、及びＤＣ電圧に関係しないレベルコンパレータができ
、所望のデューティのデジタル信号が得られる。また、
要望のパルスデューティはチャージポンプ回路内の電流
源ＩＸでのみ規定されるので抵抗及びトランジスタの素
子バラツキ条件は大幅に減少する効果もある。またパル
スデューティのみをチェックしているので周波数は関係
ない。
出力デジタル信号に基づいて放電するチャージポンプ回
路を設け、このチャージポンプ回路出力に基づいてレベ
ルコンパレータの参照電圧を決定することによって三角
波信号の様な周期的な入力アナログ信号のピークレベル
、及びＤＣ電圧に関係しないレベルコンパレータができ
、所望のデューティのデジタル信号が得られる。また、
要望のパルスデューティはチャージポンプ回路内の電流
源ＩＸでのみ規定されるので抵抗及びトランジスタの素
子バラツキ条件は大幅に減少する効果もある。またパル
スデューティのみをチェックしているので周波数は関係
ない。
【図１】本発明の一実施例のＡ／Ｄ変換器を示すブロッ
ク図である。
ク図である。
【図２】図１に示されるチャージポンプ回路１５の回路
図である。
図である。
【図３】図１に示される比較電圧発生器１９の回路図で
ある。
ある。
【図４】図１のＡ／Ｄ変換器の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図５】本件発明者が先に提案した先行技術のブロック
図である。
図である。
【図６】図５に示される構成の一部ロジック回路で構成
した場合の一例を示す回路図である。
した場合の一例を示す回路図である。
【図７】図５に示されるＶＣＯ１の内部回路図である。
【図８】図５に示す構成の動作を説明するためのタイミ
ングチャートである。
ングチャートである。
【図９】図５に示される位相比較器３の回路図である。
【図１０】図５に示される構成の位相計測データと出力
リセットタイミングとの関係を示す図である。
リセットタイミングとの関係を示す図である。
【図１１】従来技術の問題点を説明するための波形図で
ある。
ある。
５〜８ レベルコンパレータ
１５，１６ チャージポンプ回路
１７，１８ 時定数回路
１９ 比較電圧発生回路
２０ 反転アンプ
Claims (2)
- 【請求項１】周期的なアナログ信号と参照電圧とを比較
して、デジタル信号を出力するレベルコンパレータを有
するＡ／Ｄ変換器において、レベルコンパレータの出力
デジタル信号に基づいて充放電するチャージポンプ回路
を有し、前記レベルコンパレータには、このチャージポ
ンプ回路の出力電圧に基づく参照電圧が与えられるよう
にしたことを特徴とするＡ／Ｄ変換器。 - 【請求項２】２つのレベルコンパレータと、各レベルコ
ンパレータに対応する同様な構成の２つのチャージポン
プ回路とを有し、一方のチャージポンプ回路に反転増巾
器を接続し、この反転増巾器に基づく参照電圧をこのチ
ャージポンプ回路に対応するレベルコンパレータに与え
ることを特徴とする請求項１のＡ／Ｄ変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02401072A JP3093287B2 (ja) | 1990-12-10 | 1990-12-10 | Ａ／ｄ変換器 |
| US07/718,254 US5220201A (en) | 1990-06-26 | 1991-06-20 | Phase-locked signal generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02401072A JP3093287B2 (ja) | 1990-12-10 | 1990-12-10 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04213220A true JPH04213220A (ja) | 1992-08-04 |
| JP3093287B2 JP3093287B2 (ja) | 2000-10-03 |
Family
ID=18510932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02401072A Expired - Fee Related JP3093287B2 (ja) | 1990-06-26 | 1990-12-10 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3093287B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101648387B1 (ko) * | 2014-11-17 | 2016-08-16 | 유승재 | 휴대용 롤 보드 |
-
1990
- 1990-12-10 JP JP02401072A patent/JP3093287B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3093287B2 (ja) | 2000-10-03 |
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