JP3093287B2 - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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Description
【０００１】
【産業上の利用分野】本発明は周期的なアナログ信号を
デジタル信号に変換するＡ／Ｄ変換器に関し、さらに詳
しくは集積回路（ＩＣ）で構成する場合に好適に実施さ
れるＡ／Ｄ変換器に関するものである。
デジタル信号に変換するＡ／Ｄ変換器に関し、さらに詳
しくは集積回路（ＩＣ）で構成する場合に好適に実施さ
れるＡ／Ｄ変換器に関するものである。
【０００２】
【従来の技術】本件出願人は、同期トリガ信号に位相同
期した同期クロック信号、発生する位相同期発生器とし
て特願平０２−１６９２３０号に記載した方法を提案し
た。
期した同期クロック信号、発生する位相同期発生器とし
て特願平０２−１６９２３０号に記載した方法を提案し
た。
【０００３】図５はその全体ブロックを示すものであ
り、この方式によれば出力すべき同期クロック周波数と
同一の周波数の基準クロック信号を用いることができる
ので特に同期クロック信号が高周波の場合、非常に有効
なものである。
り、この方式によれば出力すべき同期クロック周波数と
同一の周波数の基準クロック信号を用いることができる
ので特に同期クロック信号が高周波の場合、非常に有効
なものである。
【０００４】以下、図５〜図９を参照して説明する。
【０００５】ＶＣＯ１、位相比較器（ＰＤ）３、水晶発
振器（ＸＯ）４からなる構成は同期クロック信号と一致
した周期の三角波信号を出力する三角波発生器である。
振器（ＸＯ）４からなる構成は同期クロック信号と一致
した周期の三角波信号を出力する三角波発生器である。
【０００６】ＶＣＯ１の内部回路は例えば図７に示す様
な構成をしている。
な構成をしている。
【０００７】
ア性が確保されていてかつ、Ｒ１＝Ｒ３，Ｒ２＝Ｒ４，
Ｒ５＝Ｒ７＝Ｒ１２＝Ｒ６／２＝Ｒ１１／２，Ｒ８＝Ｒ
１０＝Ｒ９／２，Ｒ１３＝Ｒ１５＝Ｒ１４／２，Ｉ1〜
Ｉ5は定電流源、ＩXは三角波信号の周波数を決定する制
御定電流源であるとする。今、Ｑ４のエミッタがＨレベ
ル（ＶCC−２２ＶBE）でＱ２のエミッタがＬレベル（Ｖ
CC−２ＶBE−（Ｒ1＋Ｒ2）・Ｉ3）とすると、Ｑ８とＱ
９の差動ペアはＱ８がＯＮし（Ｑ９がＯＦＦ）、カレン
トミラーＱ７，Ｑ１０によってＱ１０のコレクタよりコ
ンデンサＣ１１に電流ＩXが供給され、Ｃ1は充電され、
Ｑ６のベース電圧は単調上昇し、ＶCC−２ＶBE近くにな
るとＱ６には徐々に電流が流れ出し、したがってＱ４の
エミッタ電圧が徐々に下降し（Ｑ２のエミッタ電圧が徐
々に上昇し）、やがてＱ６がＯＮしＱ４のエミッタがＬ
レベル（ＶCC−２ＶBE−（Ｒ3＋Ｒ4）・Ｉ3）となり、
Ｑ５がＯＦＦし、Ｑ２のエミッタがＨレベル（ＶCC−２
ＶBE）の状態に変化する。この時、Ｑ９がＯＮし（Ｑ８
はＯＦＦ）、カレントミラーＱ１１，Ｑ１３によってＱ
１１のコレクタ電流ＩXが流れ、さらにカレントミラー
Ｑ１２，Ｑ１４によってＱ１４コレクタ電流ＩXによっ
てコンデンサＣ1に充電電流が流れ、Ｑ６のベース電圧
を単調減少させる。Ｑ６のベース電圧がＶCC−２ＶBE−
（Ｒ3＋Ｒ4）Ｉ3近くなるとＱ５に徐々に電流が流れ出
し、したがってＱ２のエミッタ電圧が徐々に下降し（Ｑ
４エミッタ電圧が徐々に上昇し）、やがてＱ５がＯＮ
し、Ｑ２のエミッタがＬレベル（ＶCC−２ＶBE−（Ｒ1
＋Ｒ2）・Ｉ3）、Ｑ６がＯＦＦし、Ｑ４のエミッタがＨ
レベル（ＶCC−２ＶBE）の最初の状態に戻る。以後これ
を繰り返す。
Ｒ５＝Ｒ７＝Ｒ１２＝Ｒ６／２＝Ｒ１１／２，Ｒ８＝Ｒ
１０＝Ｒ９／２，Ｒ１３＝Ｒ１５＝Ｒ１４／２，Ｉ1〜
Ｉ5は定電流源、ＩXは三角波信号の周波数を決定する制
御定電流源であるとする。今、Ｑ４のエミッタがＨレベ
ル（ＶCC−２２ＶBE）でＱ２のエミッタがＬレベル（Ｖ
CC−２ＶBE−（Ｒ1＋Ｒ2）・Ｉ3）とすると、Ｑ８とＱ
９の差動ペアはＱ８がＯＮし（Ｑ９がＯＦＦ）、カレン
トミラーＱ７，Ｑ１０によってＱ１０のコレクタよりコ
ンデンサＣ１１に電流ＩXが供給され、Ｃ1は充電され、
Ｑ６のベース電圧は単調上昇し、ＶCC−２ＶBE近くにな
るとＱ６には徐々に電流が流れ出し、したがってＱ４の
エミッタ電圧が徐々に下降し（Ｑ２のエミッタ電圧が徐
々に上昇し）、やがてＱ６がＯＮしＱ４のエミッタがＬ
レベル（ＶCC−２ＶBE−（Ｒ3＋Ｒ4）・Ｉ3）となり、
Ｑ５がＯＦＦし、Ｑ２のエミッタがＨレベル（ＶCC−２
ＶBE）の状態に変化する。この時、Ｑ９がＯＮし（Ｑ８
はＯＦＦ）、カレントミラーＱ１１，Ｑ１３によってＱ
１１のコレクタ電流ＩXが流れ、さらにカレントミラー
Ｑ１２，Ｑ１４によってＱ１４コレクタ電流ＩXによっ
てコンデンサＣ1に充電電流が流れ、Ｑ６のベース電圧
を単調減少させる。Ｑ６のベース電圧がＶCC−２ＶBE−
（Ｒ3＋Ｒ4）Ｉ3近くなるとＱ５に徐々に電流が流れ出
し、したがってＱ２のエミッタ電圧が徐々に下降し（Ｑ
４エミッタ電圧が徐々に上昇し）、やがてＱ５がＯＮ
し、Ｑ２のエミッタがＬレベル（ＶCC−２ＶBE−（Ｒ1
＋Ｒ2）・Ｉ3）、Ｑ６がＯＦＦし、Ｑ４のエミッタがＨ
レベル（ＶCC−２ＶBE）の最初の状態に戻る。以後これ
を繰り返す。
【０００８】したがってＱ６のベース（Ｑ１５のベー
ス）には図８（３）に示す様な三角波信号が出力され、
図８（１），（２）に示す様に差動方形波ペアを出力す
る（図８（１）がＱ出力である）。
ス）には図８（３）に示す様な三角波信号が出力され、
図８（１），（２）に示す様に差動方形波ペアを出力す
る（図８（１）がＱ出力である）。
【０００９】図８（３）に示す三角波信号のＨレベルは
ＶCC−２ＶBE−ΔＶでＬレベルはＶCC−２ＶBE−（Ｒ1
＋Ｒ2）Ｉ3＋ΔＶである。ΔＶはＩ3の値とＲ1＋Ｒ2の
値で定まる電圧である。したがって振巾は（Ｒ1＋Ｒ2）
・Ｉ3−２ΔＶとなる。
ＶCC−２ＶBE−ΔＶでＬレベルはＶCC−２ＶBE−（Ｒ1
＋Ｒ2）Ｉ3＋ΔＶである。ΔＶはＩ3の値とＲ1＋Ｒ2の
値で定まる電圧である。したがって振巾は（Ｒ1＋Ｒ2）
・Ｉ3−２ΔＶとなる。
【００１０】次に、発振周期Ｔ0は２（（Ｒ1＋Ｒ2）・
Ｉ3−２ΔＶ）・Ｃ1／ＩXとなる。Ｒ1とＲ2の“分岐
点”（Ｒ3とＲ4の“分岐点”）より差動方形波ペアＤを
取り出したのは適当な振巾（０．２ＶP-P〜０．３
ＶP-P）にするためである。図中には記述していないが
当然バッファ出力して適当な電圧にして使用する。Ｑ１
５，Ｑ１８，Ｑ１６，Ｑ１７，Ｑ１９からなる回路はフ
ィードバック型バッファ回路であり、出力端子Ｃには図
８（３）と一致した三角波信号が出力される。
Ｉ3−２ΔＶ）・Ｃ1／ＩXとなる。Ｒ1とＲ2の“分岐
点”（Ｒ3とＲ4の“分岐点”）より差動方形波ペアＤを
取り出したのは適当な振巾（０．２ＶP-P〜０．３
ＶP-P）にするためである。図中には記述していないが
当然バッファ出力して適当な電圧にして使用する。Ｑ１
５，Ｑ１８，Ｑ１６，Ｑ１７，Ｑ１９からなる回路はフ
ィードバック型バッファ回路であり、出力端子Ｃには図
８（３）と一致した三角波信号が出力される。
【００１１】図９は位相比較器３の回路例を示すもので
ある。
ある。
【００１２】
＝Ｒ２３＝Ｒ１７／２，Ｒ１８＝Ｒ２０＝Ｒ１９／２，
Ｒ２１＝Ｒ２４＝Ｒ２２／２，Ｉ6は定電流源である。
Ｒ２１＝Ｒ２４＝Ｒ２２／２，Ｉ6は定電流源である。
【００１３】この位相比較器にはＶＣＯ１の出力方形波
ペアＤと水晶発振器４の出力方形波ペアＥが入力され
る。２つの方形波信号の周波数が等しく位相差が±９０
°の時Ｑ３１のコレクタ電流とＱ３０コレクタ電流の平
均電流レベルはそれぞれＩ6／２となり、コンデンサＣ
２によってクロック成分を取り除くと図に示す様に誤差
電流ΔＩは“０”となる。今、方形波ペアＥに対して方
形波ペアＤの位相が±９０°より遅れた時、ΔＩが流れ
出す様に方形波ペアの極性を設定すると制御電流Ｉ
X（＝Ｉ0＋ΔＩ，Ｉ0は定電流）は増加し、ＶＣＯ１の
発振周波数は上昇し、位相遅れを補正する方向に働き、
この様にしてＶＣＯ１の発振出力はＸ′ｔａｌ発振器４
に位相同期する。ＶＣＯ１の三角波出力信号はレベルコ
ンパレータ５〜８に入力される各々の基準電圧Ｖ1〜Ｖ4
は次式で示される。
ペアＤと水晶発振器４の出力方形波ペアＥが入力され
る。２つの方形波信号の周波数が等しく位相差が±９０
°の時Ｑ３１のコレクタ電流とＱ３０コレクタ電流の平
均電流レベルはそれぞれＩ6／２となり、コンデンサＣ
２によってクロック成分を取り除くと図に示す様に誤差
電流ΔＩは“０”となる。今、方形波ペアＥに対して方
形波ペアＤの位相が±９０°より遅れた時、ΔＩが流れ
出す様に方形波ペアの極性を設定すると制御電流Ｉ
X（＝Ｉ0＋ΔＩ，Ｉ0は定電流）は増加し、ＶＣＯ１の
発振周波数は上昇し、位相遅れを補正する方向に働き、
この様にしてＶＣＯ１の発振出力はＸ′ｔａｌ発振器４
に位相同期する。ＶＣＯ１の三角波出力信号はレベルコ
ンパレータ５〜８に入力される各々の基準電圧Ｖ1〜Ｖ4
は次式で示される。
【００１４】 Ｖｎ＝ＶCC−２ＶBE＋（Ｒ1＋Ｒ2）・Ｉ3＋ΔＶ＋（２ｎ−１）・（（Ｒ1＋Ｒ2 ）・Ｉ3−２ΔＶ）／８
【００１５】レベルコンパレータ５〜８の出力パルス信
号Ｃ1〜Ｃ4は位相計測記憶回路９に入力される。またこ
の回路にはＶＣＯ１の方形波出力のＱ信号が入力され
る。位相計測記憶回路９は入力端子Ｋに入力される同期
トリガ信号のエッヂ（この場合立ち上がりとする）でラ
ッチするラッチ回路群である。Ｑ出力のラッチ出力デー
タをＤ0，Ｃ1〜Ｃ4のラッチ出力データをＤ1〜Ｄ4とす
ると三角波信号に対する同期トリガ信号の位相範囲Ｚ1
〜Ｚ8によって図１０に示す様なラッチ出力データ（位
相データ）となる。この位相データは出力リセットコン
トロール回路１０と出力セットコントロール回路１１に
入力される。この２つの回路にはレベルコンパレータの
出力パルス信号Ｃ1〜Ｃ4及びＶＣＯ１の出力方形波Ｑ信
号も入力されている。
号Ｃ1〜Ｃ4は位相計測記憶回路９に入力される。またこ
の回路にはＶＣＯ１の方形波出力のＱ信号が入力され
る。位相計測記憶回路９は入力端子Ｋに入力される同期
トリガ信号のエッヂ（この場合立ち上がりとする）でラ
ッチするラッチ回路群である。Ｑ出力のラッチ出力デー
タをＤ0，Ｃ1〜Ｃ4のラッチ出力データをＤ1〜Ｄ4とす
ると三角波信号に対する同期トリガ信号の位相範囲Ｚ1
〜Ｚ8によって図１０に示す様なラッチ出力データ（位
相データ）となる。この位相データは出力リセットコン
トロール回路１０と出力セットコントロール回路１１に
入力される。この２つの回路にはレベルコンパレータの
出力パルス信号Ｃ1〜Ｃ4及びＶＣＯ１の出力方形波Ｑ信
号も入力されている。
【００１６】図６はこれらの動作を説明するロジック回
路例を示すものである。
路例を示すものである。
【００１７】ＥＸＮＯＲ回路１０ａ〜１０ｄ及び５入力
ＡＮＤ回路１０ｅから成る回路が出力カセットコントロ
ール回路１０でＥＸＮＯＲ回路１１ｎ〜１１ｑ及び５入
力ＡＮＤ回路１１ｒから成る回路が出力リセットコント
ロール回路１１である。ＤＦＦ１３ｓ，１３ｔからなる
回路が出力クリア回路１３で、ＯＲ回路１４ｆ，ＮＯＲ
回路１４ｍ、ＮＡＮＤ回路１４ｇ〜１４ｊ，４入力ＡＮ
Ｄ回路１４ｈ，４入力ＮＯＲ回路１４ｌからなる回路が
極性データコントロール回路１４で第１図には記述して
いない部分である。
ＡＮＤ回路１０ｅから成る回路が出力カセットコントロ
ール回路１０でＥＸＮＯＲ回路１１ｎ〜１１ｑ及び５入
力ＡＮＤ回路１１ｒから成る回路が出力リセットコント
ロール回路１１である。ＤＦＦ１３ｓ，１３ｔからなる
回路が出力クリア回路１３で、ＯＲ回路１４ｆ，ＮＯＲ
回路１４ｍ、ＮＡＮＤ回路１４ｇ〜１４ｊ，４入力ＡＮ
Ｄ回路１４ｈ，４入力ＮＯＲ回路１４ｌからなる回路が
極性データコントロール回路１４で第１図には記述して
いない部分である。
【００１８】今、例えば位相データＤo〜Ｄ4とＣ0〜Ｃ4
（Ｃ0はＱ信号とする）が一致した時出力をセットした
とすると図１０に示す様にリセットタイミングをＣ0〜
Ｃ4が図に示すようなデータになった時行なえば出力に
方形波（デューティ５０％）同期クロック信号が出力さ
れる。
（Ｃ0はＱ信号とする）が一致した時出力をセットした
とすると図１０に示す様にリセットタイミングをＣ0〜
Ｃ4が図に示すようなデータになった時行なえば出力に
方形波（デューティ５０％）同期クロック信号が出力さ
れる。
【００１９】出力リセットコントロール回路において位
相データ入力（Ｄ1〜Ｄ4）が負論理
相データ入力（Ｄ1〜Ｄ4）が負論理
【００２０】
解できるであろう（この関係は位相データ数、及びレベ
ルコンパレータ数に関係なく成り立つ）。１４ｋ，１４
ｌ，１４ｍから成る回路は入力同期トリガ位相範囲Ｚ1
及びＺ5の時、極性データＣ0を無視するためのものであ
る（Ｚ1及びＺ5における動作を安定にするためのもので
ある）。
ルコンパレータ数に関係なく成り立つ）。１４ｋ，１４
ｌ，１４ｍから成る回路は入力同期トリガ位相範囲Ｚ1
及びＺ5の時、極性データＣ0を無視するためのものであ
る（Ｚ1及びＺ5における動作を安定にするためのもので
ある）。
【００２１】図８（４）〜（１１）に入力同期トリガ位
相範囲Ｚ1〜Ｚ8各々に対する出力同期クロック信号の波
形を示す。
相範囲Ｚ1〜Ｚ8各々に対する出力同期クロック信号の波
形を示す。
【００２２】なぜならば同期トリガ信号が入力されると
出力クリア回路１３内のＤＦＦ１３ｓのＱ出力はただち
にＨレベルとなりＲＳＦＦ１２をクリアする。クリアが
解除されるのは同期トリガ信号が入力されてから最初の
リセットパルス（５入力ＡＮＤ回路１１ｒの出力）が出
力された時であるから、同期トリガ信号入力と同時に出
力端子Ｌの“Ｌ”レベルはリセットパルスが出力される
まで保証される。またこの時点でもリセットパルスであ
るので出力端子は“Ｌ”レベルのままである。次の時点
でセットパルスが発生した時点で初めて出力を“Ｈ”レ
ベルにする。したがって図８（４）〜（１１）に示す様
な同期クロック出力波形となるのである。この様にする
ことによって図中斜線で示している１つ前の同期クロッ
ク信号との識別が容易にできる。
出力クリア回路１３内のＤＦＦ１３ｓのＱ出力はただち
にＨレベルとなりＲＳＦＦ１２をクリアする。クリアが
解除されるのは同期トリガ信号が入力されてから最初の
リセットパルス（５入力ＡＮＤ回路１１ｒの出力）が出
力された時であるから、同期トリガ信号入力と同時に出
力端子Ｌの“Ｌ”レベルはリセットパルスが出力される
まで保証される。またこの時点でもリセットパルスであ
るので出力端子は“Ｌ”レベルのままである。次の時点
でセットパルスが発生した時点で初めて出力を“Ｈ”レ
ベルにする。したがって図８（４）〜（１１）に示す様
な同期クロック出力波形となるのである。この様にする
ことによって図中斜線で示している１つ前の同期クロッ
ク信号との識別が容易にできる。
【００２３】
【発明が解決しようとする課題】前述した位相同期信号
発生器が安定に動作するためには図７の構成からなる三
角波ＶＣＯ１から出力される三角波信号のピーク電圧値
及び直流電位成分が安定していることが絶対条件であ
る。なぜならばレベルコンパレータ５〜８からなるＡ／
Ｄ変換器の比較電圧Ｖ1〜Ｖ4が固定されているためであ
る。しかしながら、三角波レベルＶTRIは以下に説明す
る様に温度に対して変動してしまう。すなわちＱ8，Ｑ9
スイッチングする際の条件としてｒe5＋ｒe6＝Ｒ1＋Ｒ2
（またはＲ3＋Ｒ4）（ｒenはＱnのエミッタ抵抗を表
す）のとき（ループゲインが「１」になるとき）である
こと等から数１〜４の条件が導かれる。
発生器が安定に動作するためには図７の構成からなる三
角波ＶＣＯ１から出力される三角波信号のピーク電圧値
及び直流電位成分が安定していることが絶対条件であ
る。なぜならばレベルコンパレータ５〜８からなるＡ／
Ｄ変換器の比較電圧Ｖ1〜Ｖ4が固定されているためであ
る。しかしながら、三角波レベルＶTRIは以下に説明す
る様に温度に対して変動してしまう。すなわちＱ8，Ｑ9
スイッチングする際の条件としてｒe5＋ｒe6＝Ｒ1＋Ｒ2
（またはＲ3＋Ｒ4）（ｒenはＱnのエミッタ抵抗を表
す）のとき（ループゲインが「１」になるとき）である
こと等から数１〜４の条件が導かれる。
【００２４】 ｒe5＋ｒe6＝Ｒ1＋Ｒ２ ｒe5＝ＶT／ＩＥ５ ｒe6＝ＶT／ＩＥ６ Ｉ ES＋ＩE6＝Ｉ３ ここでＶT＝ｋＴ／Ｑ（ｋ：ボルツマン定数、Ｔ：絶対
温度、Ｑ：電子の電荷）である。
温度、Ｑ：電子の電荷）である。
【００２５】三角波を生成するための方形波レベル（Ｒ
1＋Ｒ2）・Ｉ3と三角波レベルとの差をΔＶとすると数
１〜４より数５が導かれる。
1＋Ｒ2）・Ｉ3と三角波レベルとの差をΔＶとすると数
１〜４より数５が導かれる。
【００２６】
したがって三角波レベルＶTRIは数６のように示され
る。
る。
【００２７】
ＶTは温度に依存して変化するので、ＶTRIも温度に依っ
て変動することとなる。
て変動することとなる。
【００２８】また回路内の寄生容量のためＣ1の充電及
び放電電流のスイッチングに遅延Ｄtが生じる。したが
って図１１に示すように周波数に依存して三角波レベル
変化してしまう。
び放電電流のスイッチングに遅延Ｄtが生じる。したが
って図１１に示すように周波数に依存して三角波レベル
変化してしまう。
【００２９】さらに三角波の平均直流電圧はＶCC−Ｒ1
＋Ｒ2／２・Ｉ3−２ＶBEであるが、一般のＩＣにおける
抵抗の相対精度（〜２％）ＶBEの相対精度（〜３ｍｖ）
ではそのバラツキが無視できない程度になってしまう。
＋Ｒ2／２・Ｉ3−２ＶBEであるが、一般のＩＣにおける
抵抗の相対精度（〜２％）ＶBEの相対精度（〜３ｍｖ）
ではそのバラツキが無視できない程度になってしまう。
【００３０】以上３つの問題によってレベルコンパレー
タ５〜８からなるＡ／Ｄ変換器を安定に動作できなかっ
た。
タ５〜８からなるＡ／Ｄ変換器を安定に動作できなかっ
た。
【００３１】本発明の目的は、上記技術的課題を解決し
て、入力される周期的なアナログ信号に温度等による変
化があっても安定したデジタル信号を出力することがで
きるＡ／Ｄ変換器を提供することである。
て、入力される周期的なアナログ信号に温度等による変
化があっても安定したデジタル信号を出力することがで
きるＡ／Ｄ変換器を提供することである。
【００３２】
【課題を解決するための手段及び作用】上述の目的を達
成するため本発明のＡ／Ｄ変換器は、周期的なアナログ
信号と参照電圧とを比較して、デジタル信号を出力する
複数のレベルコンパレータを有するＡ／Ｄ変換器におい
て、前記複数のレベルコンパレータのうち、最上段と最
下段のレベルコンパレータのそれぞれの出力デジタル信
号に基づいて充放電する複数のチャージポンプ回路と、
前記複数のチャージポンプ回路の出力を元に、前記複数
のレベルコンパレータの参照電圧を作成する参照電圧作
成手段とを有することを特徴とする。
成するため本発明のＡ／Ｄ変換器は、周期的なアナログ
信号と参照電圧とを比較して、デジタル信号を出力する
複数のレベルコンパレータを有するＡ／Ｄ変換器におい
て、前記複数のレベルコンパレータのうち、最上段と最
下段のレベルコンパレータのそれぞれの出力デジタル信
号に基づいて充放電する複数のチャージポンプ回路と、
前記複数のチャージポンプ回路の出力を元に、前記複数
のレベルコンパレータの参照電圧を作成する参照電圧作
成手段とを有することを特徴とする。
【００３３】
【実施例】図１は本発明のＡ／Ｄ変換器を位相同期信号
発生器にレベルコンパレータに採用した実施例を示す。
図１において、従来技術（図５〜図９）と対応する部分
には同一の参照符を用いる。レベルコンパレータ５〜８
は従来例と同様の動作をするものであるが出力は差動出
力としている。最上段のレベルコンパレータ５の出力は
図２で示されるチャージポンプ回路に入力される。この
場合、電流源ＩX＝７／８ＩRとする。一般には要求のパ
ルスデューティＤU（＝ＴX／Ｔ）とるすとＩXは次の数
７で示される。
発生器にレベルコンパレータに採用した実施例を示す。
図１において、従来技術（図５〜図９）と対応する部分
には同一の参照符を用いる。レベルコンパレータ５〜８
は従来例と同様の動作をするものであるが出力は差動出
力としている。最上段のレベルコンパレータ５の出力は
図２で示されるチャージポンプ回路に入力される。この
場合、電流源ＩX＝７／８ＩRとする。一般には要求のパ
ルスデューティＤU（＝ＴX／Ｔ）とるすとＩXは次の数
７で示される。
【００３４】
【００３５】チャージポンプ回路１５の出力は時定数回
路１７に入力され直流成分が抽出されレベルコンパレー
タ５の参照電圧Ｖ1となる。一方、最下段のレベルコン
パレータの出力信号も図２の同様構成のチャージポンプ
１６に入力され、時定数回路１８によって直流成分が抽
出され、次にゲインＧ（例えばＧ＝１）の反転アンプ２
０に入力されこの出力がレベレルコンパレータ８の参照
電圧Ｖ4となる。参照電圧Ｖ1及びＶ4は比較電圧発生部
１９に入力され参照電圧Ｖ2，Ｖ3を出力しレベルコンパ
レータ６，７に入力する。比較電圧発生部１９は図３に
示す構成になっており、抵抗ｒによる電圧分岐を増せば
レベルコンパレータの数を増すことができる。さてレベ
ルコンパレータ５の動作について説明すると、チャージ
ポンプ回路１５の出力電圧が平衡するのは図３（１）に
示す様にＱ３４の正パルス幅（Ｑ３３の負パルス幅）が
１／８Ｔ（Ｔは三角波の周期）の時のみである。今図４
（２）の様にパルス幅が＞１／８Ｔの時、つまり、比較
電圧が低すぎる時、チャージポンプ回路１５の出力ＤＣ
電圧は上昇して行き、参照電圧が上昇し、これによって
パルス幅が狭くなる様に補正される。逆に図４（３）の
様にパルス幅が＜１／８Ｔの時つまり比較電圧が高すぎ
る時チャージポンプ回路１５の出力ＤＣ電圧は下降して
行き、参照電圧が下降し、これによってパルス幅が広く
なるように補正される。レベルコンパレータ８の時はチ
ャージポンプ回路１６の出力ＤＣ電圧の動きと比較電圧
の動きが逆になるので、チャージポンプ回路１６をチャ
ージポンプ回路１５と同構成にするならば反転アンプ２
０が必要になる。
路１７に入力され直流成分が抽出されレベルコンパレー
タ５の参照電圧Ｖ1となる。一方、最下段のレベルコン
パレータの出力信号も図２の同様構成のチャージポンプ
１６に入力され、時定数回路１８によって直流成分が抽
出され、次にゲインＧ（例えばＧ＝１）の反転アンプ２
０に入力されこの出力がレベレルコンパレータ８の参照
電圧Ｖ4となる。参照電圧Ｖ1及びＶ4は比較電圧発生部
１９に入力され参照電圧Ｖ2，Ｖ3を出力しレベルコンパ
レータ６，７に入力する。比較電圧発生部１９は図３に
示す構成になっており、抵抗ｒによる電圧分岐を増せば
レベルコンパレータの数を増すことができる。さてレベ
ルコンパレータ５の動作について説明すると、チャージ
ポンプ回路１５の出力電圧が平衡するのは図３（１）に
示す様にＱ３４の正パルス幅（Ｑ３３の負パルス幅）が
１／８Ｔ（Ｔは三角波の周期）の時のみである。今図４
（２）の様にパルス幅が＞１／８Ｔの時、つまり、比較
電圧が低すぎる時、チャージポンプ回路１５の出力ＤＣ
電圧は上昇して行き、参照電圧が上昇し、これによって
パルス幅が狭くなる様に補正される。逆に図４（３）の
様にパルス幅が＜１／８Ｔの時つまり比較電圧が高すぎ
る時チャージポンプ回路１５の出力ＤＣ電圧は下降して
行き、参照電圧が下降し、これによってパルス幅が広く
なるように補正される。レベルコンパレータ８の時はチ
ャージポンプ回路１６の出力ＤＣ電圧の動きと比較電圧
の動きが逆になるので、チャージポンプ回路１６をチャ
ージポンプ回路１５と同構成にするならば反転アンプ２
０が必要になる。
【００３６】しかしながらチヤージポンプ回路１６のＩ
Xを１／８ＩRしＱ３３とＱ３４の入力差動信号を逆にす
ると、反転アンプ２０は必要ない。また、構成は多少大
きくなるが各レベルコンパレータにチャージポンプ回路
を参照電圧を発生させるために設けてもよい。ただし各
チヤージポンプ回路におけるＩXは要望のパルス幅に合
わせて用意する必要がある。時定数回路についてはチャ
ージポンプに使用されるコンデンサＣ３の値によって削
除してもよい。
Xを１／８ＩRしＱ３３とＱ３４の入力差動信号を逆にす
ると、反転アンプ２０は必要ない。また、構成は多少大
きくなるが各レベルコンパレータにチャージポンプ回路
を参照電圧を発生させるために設けてもよい。ただし各
チヤージポンプ回路におけるＩXは要望のパルス幅に合
わせて用意する必要がある。時定数回路についてはチャ
ージポンプに使用されるコンデンサＣ３の値によって削
除してもよい。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
周期的なアナログ信号と参照電圧とを比較して、デジタ
ル信号を出力する複数のレベルコンパレータを有するＡ
／Ｄ変換器において、前記複数のレベルコンパレータの
うち、最上段と最下段のレベルコンパレータのそれぞれ
の出力デジタル信号に基づいて充放電する複数のチャー
ジポンプ回路と、前記複数のチャージポンプ回路の出力
を元に、前記複数のレベルコンパレータの参照電圧を作
成する参照電圧作成手段とを有することにより、三角波
信号のような周期的な入力アナログ信号のピークレベ
ル、及びＤＣ電圧に関係しないレベルコンパレータが実
現でき、所望のデューティのデジタル信号が得られる。
周期的なアナログ信号と参照電圧とを比較して、デジタ
ル信号を出力する複数のレベルコンパレータを有するＡ
／Ｄ変換器において、前記複数のレベルコンパレータの
うち、最上段と最下段のレベルコンパレータのそれぞれ
の出力デジタル信号に基づいて充放電する複数のチャー
ジポンプ回路と、前記複数のチャージポンプ回路の出力
を元に、前記複数のレベルコンパレータの参照電圧を作
成する参照電圧作成手段とを有することにより、三角波
信号のような周期的な入力アナログ信号のピークレベ
ル、及びＤＣ電圧に関係しないレベルコンパレータが実
現でき、所望のデューティのデジタル信号が得られる。
【図１】本発明の一実施例のＡ／Ｄ変換器を示すブロッ
ク図である。
ク図である。
【図２】図１に示されるチャージポンプ回路１５の回路
図である。
図である。
【図３】図１に示される比較電圧発生器１９の回路図で
ある。
ある。
【図４】図１のＡ／Ｄ変換器の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図５】本件発明者が先に提案した先行技術のブロック
図である。
図である。
【図６】図５に示される構成の一部ロジック回路で構成
した場合の一例を示す回路図である。
した場合の一例を示す回路図である。
【図７】図５に示されるＶＣＯ１の内部回路図である。
【図８】図５に示す構成の動作を説明するためのタイミ
ングチャートである。
ングチャートである。
【図９】図５に示される位相比較器３の回路図である。
【図１０】図５に示される構成の位相計測データと出力
リセットタイミングとの関係を示す図である。
リセットタイミングとの関係を示す図である。
【図１１】従来技術の問題点を説明するための波形図で
ある。
ある。
５〜８ レベルコンパレータ １５，１６ チャージポンプ回路 １７，１８ 時定数回路 １９ 比較電圧発生回路 ２０ 反転アンプ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88 H03K 5/04 H03L 7/06
Claims (2)
- 【請求項１】 周期的なアナログ信号と参照電圧とを比
較して、デジタル信号を出力する複数のレベルコンパレ
ータを有するＡ／Ｄ変換器において、 前記複数のレベルコンパレータのうち、最上段と最下段
のレベルコンパレータのそれぞれの出力デジタル信号に
基づいて充放電する複数のチャージポンプ回路と、 前記複数のチャージポンプ回路の出力を元に、前記複数
のレベルコンパレータの参照電圧を作成する参照電圧作
成手段とを有することを特徴とするＡ／Ｄ変換器。 - 【請求項２】 前記複数のチャージポンプ回路のうち、
一方のチャージポンプ回路に反転増巾器を接続し、この
反転増巾器に基づく参照電圧をこのチャージポンプ回路
に対応するレベルコンパレータに与えることを特徴とす
る請求項１に記載のＡ／Ｄ変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02401072A JP3093287B2 (ja) | 1990-12-10 | 1990-12-10 | Ａ／ｄ変換器 |
| US07/718,254 US5220201A (en) | 1990-06-26 | 1991-06-20 | Phase-locked signal generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02401072A JP3093287B2 (ja) | 1990-12-10 | 1990-12-10 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04213220A JPH04213220A (ja) | 1992-08-04 |
| JP3093287B2 true JP3093287B2 (ja) | 2000-10-03 |
Family
ID=18510932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02401072A Expired - Fee Related JP3093287B2 (ja) | 1990-06-26 | 1990-12-10 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3093287B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101648387B1 (ko) * | 2014-11-17 | 2016-08-16 | 유승재 | 휴대용 롤 보드 |
-
1990
- 1990-12-10 JP JP02401072A patent/JP3093287B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101648387B1 (ko) * | 2014-11-17 | 2016-08-16 | 유승재 | 휴대용 롤 보드 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04213220A (ja) | 1992-08-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000711 |
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