JPH0787361B2 - 位相同期発振回路 - Google Patents
位相同期発振回路Info
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- JPH0787361B2 JPH0787361B2 JP63050409A JP5040988A JPH0787361B2 JP H0787361 B2 JPH0787361 B2 JP H0787361B2 JP 63050409 A JP63050409 A JP 63050409A JP 5040988 A JP5040988 A JP 5040988A JP H0787361 B2 JPH0787361 B2 JP H0787361B2
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- Japan
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- output
- circuit
- voltage
- signal
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は通信装置などに汎用される位相同期発振回路に
関するものであり、特に単独の位相比較器だけでは実現
困難な複雑な制御特性を複数の位相比較器を用いて実現
する方式の位相同期発振回路に関するものである。
関するものであり、特に単独の位相比較器だけでは実現
困難な複雑な制御特性を複数の位相比較器を用いて実現
する方式の位相同期発振回路に関するものである。
（従来の技術） 各種の通信装置などでは、入力信号に同期した信号を発
生させる位相同期発振回路が汎く用いられている。
生させる位相同期発振回路が汎く用いられている。
このような位相同期発振回路において複雑な制御特性を
実現するための一方式として、位相比較特性の異なる複
数の位相比較器を設置し、それぞれの出力電圧を電圧加
算回路等により重み付けしつつ合成し、この合成出力に
より電圧制御発振器を制御するものが知られている。
実現するための一方式として、位相比較特性の異なる複
数の位相比較器を設置し、それぞれの出力電圧を電圧加
算回路等により重み付けしつつ合成し、この合成出力に
より電圧制御発振器を制御するものが知られている。
このような方式の位相比較回路の構成を、２個の位相比
較器を用いる場合について例示すれば、第３図に示すよ
うに、位相比較器31,32と、電圧加算器33と、電圧制御
発振器34とで構成される。位相比較器31と32は、入力端
子INと出力端子OUT上の両信号の位相差を検出しそれぞ
れの位相比較特性に従った異なる大きさの電圧を発生す
る。各出力電圧は加算器33で加算され、制御電圧として
電圧制御発振器34に供給され、その発振周波数を変化さ
せる。
較器を用いる場合について例示すれば、第３図に示すよ
うに、位相比較器31,32と、電圧加算器33と、電圧制御
発振器34とで構成される。位相比較器31と32は、入力端
子INと出力端子OUT上の両信号の位相差を検出しそれぞ
れの位相比較特性に従った異なる大きさの電圧を発生す
る。各出力電圧は加算器33で加算され、制御電圧として
電圧制御発振器34に供給され、その発振周波数を変化さ
せる。
入力信号と出力信号の位相差がφのときに位相比較器3
1,32の出力電圧V1,V2が、 V1＝ｆ（φ） ・・・（１） V2＝ｇ（φ） ・・・（２） であり、また加算器33の加算係数がそれぞれa,bである
とすれば、制御電圧Vcは、 Vc＝aV1＋bV2 ＝af（φ）＋bg（φ） ・・・（３） となる。
1,32の出力電圧V1,V2が、 V1＝ｆ（φ） ・・・（１） V2＝ｇ（φ） ・・・（２） であり、また加算器33の加算係数がそれぞれa,bである
とすれば、制御電圧Vcは、 Vc＝aV1＋bV2 ＝af（φ）＋bg（φ） ・・・（３） となる。
（３）式は、第３図に示す位相同期発振器が、位相比較
器31,32の位相比較特性にa,bという重み付けを行い加算
して合成した特性を有していることを示している。
器31,32の位相比較特性にa,bという重み付けを行い加算
して合成した特性を有していることを示している。
同様にして、３以上の適宜個数の位相比較器を設置し、
各位相比較器の出力電圧を任意の比率で加算することに
より、より複雑な位相比較特性が実現される。
各位相比較器の出力電圧を任意の比率で加算することに
より、より複雑な位相比較特性が実現される。
（発明が解決しようとする課題） 上記従来の位相同期発振回路は、複数の位相比較器の出
力電圧を重み付けしつつ加算する構成となっている。従
って、電圧加算器として演算増幅器などのアナログ能動
素子が必要になる。また、各位相比較器は位相比較結果
をアナログ電圧に変換する必要があり、位相比較器毎に
アナログ回路を必要とする。
力電圧を重み付けしつつ加算する構成となっている。従
って、電圧加算器として演算増幅器などのアナログ能動
素子が必要になる。また、各位相比較器は位相比較結果
をアナログ電圧に変換する必要があり、位相比較器毎に
アナログ回路を必要とする。
このように、従来の位相同期発振回路では、アナログ回
路で構成されているため、個々の素子のばらつきや誤差
により同一特性の位相同期発振回路を実現することが困
難になり、複雑な調整が必要になり、製造のための労力
と費用がかさむという問題がある。
路で構成されているため、個々の素子のばらつきや誤差
により同一特性の位相同期発振回路を実現することが困
難になり、複雑な調整が必要になり、製造のための労力
と費用がかさむという問題がある。
また、一般にこのようなアナログ素子はディジタル素子
に比して小型化が困難であるばかりでなく、集積回路化
も極めて困難であるという問題もある。
に比して小型化が困難であるばかりでなく、集積回路化
も極めて困難であるという問題もある。
（課題を解決するための手段） 本発明の位相同期発振回路は、制御電圧に応じた周波数
の信号を発生し出力端子に供給する電圧制御発振器と、
この出力端子と入力端子上の両信号の位相を比較しその
位相差に応じて互いに異なるパルス幅の二値信号を出力
する複数の位相比較回路と、これ等複数の位相比較回路
の出力パルスの周期よりも短い周期でこれ等複数の位相
比較回路の出力を択一的に導出する選択回路と、この選
択回路の出力を積分し制御電圧として前記電圧制御発振
器に供給する積分回路とを備えたことを特徴とする。
の信号を発生し出力端子に供給する電圧制御発振器と、
この出力端子と入力端子上の両信号の位相を比較しその
位相差に応じて互いに異なるパルス幅の二値信号を出力
する複数の位相比較回路と、これ等複数の位相比較回路
の出力パルスの周期よりも短い周期でこれ等複数の位相
比較回路の出力を択一的に導出する選択回路と、この選
択回路の出力を積分し制御電圧として前記電圧制御発振
器に供給する積分回路とを備えたことを特徴とする。
すなわち、本発明の位相同期発振回路は、電圧加算器な
どのアナログ回路手段を用いず、ディジタル回路手段に
よって複数の位相比較器の合成位相比較特性を実現して
いる。この結果、素子のバラツキや誤差の影響を受けに
くく、しかも、小型化と集積回路化が容易になる。
どのアナログ回路手段を用いず、ディジタル回路手段に
よって複数の位相比較器の合成位相比較特性を実現して
いる。この結果、素子のバラツキや誤差の影響を受けに
くく、しかも、小型化と集積回路化が容易になる。
以下、本発明の作用を実施例と共に詳細に説明する。
（実施例） 第１図は、本発明の一実施例の位相同期発振回路の構成
を示すブロック図である。
を示すブロック図である。
図中、1,2は位相比較器であり、それぞれは入力信号と
出力信号との位相を比較し、両信号の位相差に応じたパ
ルス幅の二値信号を出力する。各位相比較器のから出力
される二値信号のパルス幅と入出力信号間の位相差との
関係は予め設定でき、一般に各位相比較器ごとに異な
る。３は選択回路、４は選択信号発生回路であり、選択
回路３は選択信号発生回路４からの選択信号に応じて、
位相比較器1,2の出力信号の一つを選択して出力する。
出力信号との位相を比較し、両信号の位相差に応じたパ
ルス幅の二値信号を出力する。各位相比較器のから出力
される二値信号のパルス幅と入出力信号間の位相差との
関係は予め設定でき、一般に各位相比較器ごとに異な
る。３は選択回路、４は選択信号発生回路であり、選択
回路３は選択信号発生回路４からの選択信号に応じて、
位相比較器1,2の出力信号の一つを選択して出力する。
選択信号発生回路４は、位相比較器1,2と同数の状態の
選択信号を発生し、各状態の継続時間は予め定められて
おり、各状態は位相比較周期よりも十分短い周期で順次
送出される。５は積分回路であり、選択回路３から出力
されるパルスを平均化し、直流電圧を発生する。積分回
路５は、各１個の抵抗器と蓄電器から構成される不完全
積分器で十分である。
選択信号を発生し、各状態の継続時間は予め定められて
おり、各状態は位相比較周期よりも十分短い周期で順次
送出される。５は積分回路であり、選択回路３から出力
されるパルスを平均化し、直流電圧を発生する。積分回
路５は、各１個の抵抗器と蓄電器から構成される不完全
積分器で十分である。
６は電圧制御発振器であり、積分回路５の出力電圧を制
御電圧としており、この制御電圧に応じて出力周波数が
変化する。
御電圧としており、この制御電圧に応じて出力周波数が
変化する。
第１図中のf1は位相比較器１の出力波形、f2は位相比較
器２の出力波形、f3は選択回路３の出力波形、f4は選択
出力発生回路４の出力波形を示し、それぞれ第２図に示
す波形に対応している。
器２の出力波形、f3は選択回路３の出力波形、f4は選択
出力発生回路４の出力波形を示し、それぞれ第２図に示
す波形に対応している。
入出力信号の位相差がφのときの位相比較器1,2の出力
信号のパルス幅をT1,T2とすれば、それぞれの位相比較
特性は、 T1＝Ｆ（φ） ・・・・（４） T2＝Ｇ（φ） ・・・・（５） で与えられる。
信号のパルス幅をT1,T2とすれば、それぞれの位相比較
特性は、 T1＝Ｆ（φ） ・・・・（４） T2＝Ｇ（φ） ・・・・（５） で与えられる。
選択回路３は、２個の位相比較器1,2の出力信号の一方
を選択信号に応じて選択的に通過させる。本実施例で
は、選択信号の論理レベルが“0"の場合は位相比較器１
の出力信号を、選択信号の論理レベルが“1"の場合は位
相比較器２の出力信号を選択的に通過させる。
を選択信号に応じて選択的に通過させる。本実施例で
は、選択信号の論理レベルが“0"の場合は位相比較器１
の出力信号を、選択信号の論理レベルが“1"の場合は位
相比較器２の出力信号を選択的に通過させる。
選択信号発生回路４から選択回路３に与える選択信号を
論理レベル“0"に固定すると、２個の位相比較器1,2の
うち位相比較器１の出力信号だけが積分回路５に供給さ
れる。この場合、本実施例の位相同期発振回路は位相比
較器１、積分器５及び電圧制御発振器６から成る単一の
位相比較器を備えた通常の位相同期発振回路と同等の構
成となる。
論理レベル“0"に固定すると、２個の位相比較器1,2の
うち位相比較器１の出力信号だけが積分回路５に供給さ
れる。この場合、本実施例の位相同期発振回路は位相比
較器１、積分器５及び電圧制御発振器６から成る単一の
位相比較器を備えた通常の位相同期発振回路と同等の構
成となる。
同様に、選択回路３が位相比較器２の出力信号を選択し
続けるよう固定的な論理レベル“1"の選択信号を与えた
場合には、位相比較器２、積分器５及び電圧制御発振器
６から成る通常の位相同期発振回路が形成されることに
なる。
続けるよう固定的な論理レベル“1"の選択信号を与えた
場合には、位相比較器２、積分器５及び電圧制御発振器
６から成る通常の位相同期発振回路が形成されることに
なる。
２個の位相比較器の出力の一方だけを選択した場合、電
圧制御発振器６に供給される制御電圧Vcは、積分回路５
の積分定数が位相比較周期Toに比して十分大きいすれ
ば、 Vc＝（T/T0）Ｅ ・・・・（６） で与えられる。ただし、Ｅは位相比較回路の出力電圧で
ある。
圧制御発振器６に供給される制御電圧Vcは、積分回路５
の積分定数が位相比較周期Toに比して十分大きいすれ
ば、 Vc＝（T/T0）Ｅ ・・・・（６） で与えられる。ただし、Ｅは位相比較回路の出力電圧で
ある。
従って、位相比較器１の出力のみを選択する場合と、位
相比較器２の出力のみを選択する場合の制御電圧Vc1,Vc
2は、 Vc1＝（T1/T0）Ｅ ＝（E/T0）Ｆ（φ） ・・・（７） Vc2＝（T2/T0）Ｅ ＝（E/T0）Ｇ（φ） ・・・（８） となる。
相比較器２の出力のみを選択する場合の制御電圧Vc1,Vc
2は、 Vc1＝（T1/T0）Ｅ ＝（E/T0）Ｆ（φ） ・・・（７） Vc2＝（T2/T0）Ｅ ＝（E/T0）Ｇ（φ） ・・・（８） となる。
ここで、選択信号発生回路４から選択回路３に供給する
選択信号を各位相比較器の出力信号のパルス幅T1,T2よ
りも十分に短い周期ｔで交番させるものとする。すなわ
ち、 T1＞＞ｔ ・・・（９） T2＞＞ｔ ・・・（10） ｔ＝t1＋t2 ・・・（11） ただし、 t1は論理レベル“0"の継続時間 t2は論理レベル“1"の継続時間 この時選択回路３の出力信号は、第２図の波形f3に示す
ように、位相比較器1,2の出力信号の論理レベルが等し
い期間はこの論理レベルを、また両位相比較器の論理レ
ベル異なる期間は周期ｔを有するクロック状信号とな
る。
選択信号を各位相比較器の出力信号のパルス幅T1,T2よ
りも十分に短い周期ｔで交番させるものとする。すなわ
ち、 T1＞＞ｔ ・・・（９） T2＞＞ｔ ・・・（10） ｔ＝t1＋t2 ・・・（11） ただし、 t1は論理レベル“0"の継続時間 t2は論理レベル“1"の継続時間 この時選択回路３の出力信号は、第２図の波形f3に示す
ように、位相比較器1,2の出力信号の論理レベルが等し
い期間はこの論理レベルを、また両位相比較器の論理レ
ベル異なる期間は周期ｔを有するクロック状信号とな
る。
従って、この信号を入力とする積分器５の出力電圧、す
なわち制御電圧Vcは、式（９）、式（10）を考慮すれ
ば、 Vc ＝（t1/t）（T1/T0）Ｅ＋（t2/t）（T2/T0）Ｅ ＝（E/T0）〔（t1/t）T1＋（t2/t）T2〕 ・・・・・（1
2） となる。
なわち制御電圧Vcは、式（９）、式（10）を考慮すれ
ば、 Vc ＝（t1/t）（T1/T0）Ｅ＋（t2/t）（T2/T0）Ｅ ＝（E/T0）〔（t1/t）T1＋（t2/t）T2〕 ・・・・・（1
2） となる。
式（12）に式（４）、（５）を代入すると Vc ＝（E/T0）〔（t1/t）Ｆ（φ）＋（t2/t）Ｇ（φ）〕・
・・・（13） となる。
・・・（13） となる。
ここで、t,t1,t2は、E,T0と同様予め設定でき、入出力
間の位相差φには無関係であるから、 Ａ＝t1/t ・・・・（14） Ｂ＝t2/t ・・・・（15） とおけば、式（13）は、 Vc ＝（E/T0）〔Ａ・Ｆ（φ）＋Ｂ・Ｇ（φ）〕 ・・・・
（16） と書換えられる。
間の位相差φには無関係であるから、 Ａ＝t1/t ・・・・（14） Ｂ＝t2/t ・・・・（15） とおけば、式（13）は、 Vc ＝（E/T0）〔Ａ・Ｆ（φ）＋Ｂ・Ｇ（φ）〕 ・・・・
（16） と書換えられる。
式（７），（８）を考慮すれば、式（16）は位相比較器
1,2の位相比較特性をA,Bという重みを付けて加え合わせ
た合成位相比較特性を示しており、式（３）に示す従来
の位相同期発振回路における制御電圧と同型である。従
って、各定数として適宜な値を選択すれば従来の位相同
期発振回路と等価の特性の位相同期発振回路を実現でき
る。
1,2の位相比較特性をA,Bという重みを付けて加え合わせ
た合成位相比較特性を示しており、式（３）に示す従来
の位相同期発振回路における制御電圧と同型である。従
って、各定数として適宜な値を選択すれば従来の位相同
期発振回路と等価の特性の位相同期発振回路を実現でき
る。
なお、式（14），（15）は、加算係数A,Bが選択信号の
発生周期と各状態の継続時間によって決定されることを
示しており、特に本実施例のように位相比較器が２個の
場合には選択信号のデューティ比となる。
発生周期と各状態の継続時間によって決定されることを
示しており、特に本実施例のように位相比較器が２個の
場合には選択信号のデューティ比となる。
以上、位相比較器が２個の場合の実施例によって本発明
の位相比較回路を説明したが、この位相比較器の設置個
数は実現しようとする制御特性の複雑さに応じて３以上
の適宜な数を選択することができることは明らかであ
る。
の位相比較回路を説明したが、この位相比較器の設置個
数は実現しようとする制御特性の複雑さに応じて３以上
の適宜な数を選択することができることは明らかであ
る。
（発明の効果） 以上詳細に説明したように、本発明の位相同期発振回路
は、振幅可変の電圧を出力する位相比較器と電圧加算器
という従来のアナログ回路手段の代わりに、パルス幅可
変の二値信号を出力する位相比較器とこれら二値信号の
選択回路というディジタル回路手段を備える構成である
から、個々の素子のばらつきや誤差の影響を受けにくく
なり、製造時の労力と費用が低減されると共に、小型化
と集積回路化が容易になるという効果がある。
は、振幅可変の電圧を出力する位相比較器と電圧加算器
という従来のアナログ回路手段の代わりに、パルス幅可
変の二値信号を出力する位相比較器とこれら二値信号の
選択回路というディジタル回路手段を備える構成である
から、個々の素子のばらつきや誤差の影響を受けにくく
なり、製造時の労力と費用が低減されると共に、小型化
と集積回路化が容易になるという効果がある。
第１図は本発明の一実施例に係わる位相同期発振回路の
構成を示すブロック図、第２図は第１図の回路の動作を
説明するための波形図、第３図は従来の位相同期発振回
路の構成を示すブロック図である。 1,2……入出力信号の位相差φに応じた幅の二値信号を
発生する位相比較器、３……選択回路、４……選択信号
発生回路、５……積分器、６……電圧制御発振器、1N…
…入力端子、OUT……出力端子。
構成を示すブロック図、第２図は第１図の回路の動作を
説明するための波形図、第３図は従来の位相同期発振回
路の構成を示すブロック図である。 1,2……入出力信号の位相差φに応じた幅の二値信号を
発生する位相比較器、３……選択回路、４……選択信号
発生回路、５……積分器、６……電圧制御発振器、1N…
…入力端子、OUT……出力端子。
Claims (1)
- 【請求項１】制御電圧に応じた周波数の信号を発生し出
力端子に供給する電圧制御発振器と、 この出力端子と入力端子上の両信号の位相を比較しその
位相差に応じて互いに異なるパルス幅の二値信号を出力
する複数の位相比較回路と、 これ等複数の位相比較回路の出力パルスの周期よりも短
い周期でこれ等複数の位相比較回路の出力を択一的に導
出する選択回路と、 この選択回路の出力を積分し制御電圧として前記電圧制
御発振器に供給する積分回路と、 を備えたことを特徴とする位相同期発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63050409A JPH0787361B2 (ja) | 1988-03-03 | 1988-03-03 | 位相同期発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63050409A JPH0787361B2 (ja) | 1988-03-03 | 1988-03-03 | 位相同期発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01223823A JPH01223823A (ja) | 1989-09-06 |
| JPH0787361B2 true JPH0787361B2 (ja) | 1995-09-20 |
Family
ID=12858066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63050409A Expired - Lifetime JPH0787361B2 (ja) | 1988-03-03 | 1988-03-03 | 位相同期発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0787361B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5982239A (en) * | 1995-08-14 | 1999-11-09 | Hitachi, Ltd. | Phase locked loop circuit and a picture reproducing device |
| JP3564424B2 (ja) * | 2001-05-16 | 2004-09-08 | 日本電気通信システム株式会社 | Ｐｌｌ回路 |
| CN100477491C (zh) * | 2002-08-01 | 2009-04-08 | Nxp股份有限公司 | 相位检测器、锁相环以及用于检测相位的方法 |
| JP6790542B2 (ja) * | 2016-01-06 | 2020-11-25 | セイコーエプソン株式会社 | 回路装置、発振器、電子機器及び移動体 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5918894B2 (ja) * | 1976-11-27 | 1984-05-01 | 日本電気株式会社 | デジタル位相同期回路 |
| JPS5923926A (ja) * | 1982-07-30 | 1984-02-07 | Fujitsu Ltd | フエ−ズ・ロツク・ル−プ回路 |
-
1988
- 1988-03-03 JP JP63050409A patent/JPH0787361B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01223823A (ja) | 1989-09-06 |
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