KR20000070300A

KR20000070300A - 고속 시동 회로를 갖는 위상 동기 루프

Info

Publication number: KR20000070300A
Application number: KR1019997006530A
Authority: KR
Inventors: 이고르 워제워다; 제니퍼 치아오
Original assignee: 씨. 필립 채프맨; 마이크로칩 테크놀로지 인코포레이티드
Priority date: 1997-11-19
Filing date: 1998-11-19
Publication date: 2000-11-25
Also published as: TW535363B; JP2001508636A; WO1999026344A1; US5874863A; EP0974197A1

Abstract

위상 동기 루프(PLL) 회로는 두 주파수간의 위상 차이를 줄일 수 있도록 국부 클럭 주파수의 정렬 방향을 나타내는 제어 신호를 발생시키기 위하여 국부 클럭 주파수와 기준 주파수의 위상을 비교하는 위상 비교기를 갖는다. PLL의 전압 제어 발진기(VCO)는 국부 클럭 주파수가 추출되는 발진 신호 주파수를 발생시키기 위하여 그에 인가되는 제어 전압에 응답한다. 루프 필터는 상대적인 위상 차이를 줄이기 위하여 제어 신호에 의해 표시되는 방향으로 국부 클럭 주파수를 조절하기 위해, 제어 전압을 VCO에 인가하기 위하여 위상 비교기로부터의 제어 신호에 응답한다. 상기 루프 필터는, 상기 PLL 회로의 동작 또는 리셋 개시후, 상기 기준 주파수의 안정화의 표시로서 소정 주기의 기준 주파수 동안 선택된 에지를 검출하는 시동 회로, 및 상기 제어 전압을 실질적으로 0V의 초기 레벨로부터 상기 위상 동기를 실현하는 데에 필요한 상기 제어 전압의 레벨을 초과하는 소정의 풀업 레벨까지 선형으로 상승시키기 위하여 상기 선택된 에지의 검출에 응답하는 수단을 갖는다. 이는 선택된 주기 에지에서 측정되는, 위상 동기를 실현하는 데에 필요한 시간 간격을 줄인다. 루프 필터는 또한 제어 전압을 점증적으로 감소시키는 풀업 레벨을 위상 동기를 실현하는 데에 필요한 레벨이 되게 하는 제어 전압에 응답한다.

Description

고속 시동 회로를 갖는 위상 동기 루프{Phase locked loop with fast start-up circuitry}

전형적인 공지기술의 구현예에서는, PLL 회로(도 1)는 입력들(11 및 12)각각에 기준 클럭 입력 신호와 국부 클럭 신호를 받아들이도록 구성된 위상 비교기(10)를 포함한다. 두신호들의 위상이 비교되고 비교기(10)는, 국부 클럭 신호가 기준 클럭 신호보다 뒤처지거나 또는 앞서 있는가에 따라서, 루프 필터(16)의 개개의 적절한 입력(14 또는 15)에 인가되는 “매우 느린” 신호(“업”신호) 또는 “매우 빠른”신호(“다운”신호)를 발생시킨다. 또한, 기준 클럭 신호는 기준입력(13)으로서 루프 필터에 인가된다. 국부 클럭이 빨라질 것인가 느려질 것인가를 반영하는 루프 필터의 출력 전압이 전압 제어 발진기(VCO)(19)의 입력(18)에 인가된다. 또한 루프 필터(16)은 고주파성분들을 제거하거나 또는 감소시키는 데 기여하며, 그렇지 않으면, (선택된 점에서) 국부 클럭의 진동에 영향을 주는 클럭 지터를 제거하거나 또는 감소시키는 데 기여한다.

VCO(19)는 루프 필터의 출력 전압에 의존하는 주파수를 갖는 사인파형태의 발진 출력 신호를 일으킨다. VCO 신호의 출력주파수는, 국부 클럭이 기준 클럭에 대해 각각 너무 느리거나 또는 너무 빠른가에 따라서, 이 제어 전압의 적절한 조절에 의해 위쪽으로 또는 아래쪽으로 조절된다. VCO 출력은 다중 클럭출력(20)으로서 공급될 수 있고 또한 입력(12)상의 위상 비교기(10)에 국부 클럭 신호로서 공급되기 전에 분할기(21)에 의해 주파수분할될 수 있다. 위상 비교기(10)에 의해 발생된 제어 신호는, 클럭 신호가 여전히 기준 클럭 신호의 선택된 에지와 동기화되지 않았다는 것을 나타낸다면, VCO의 출력주파수는 미세하게 튜닝되어 결과적으로 원하는 동기화를 제공한다.

PLL이 국부 클럭을 기준 주파수 클럭 신호와 위상 일치 상태로 동기시키는 데에 필요한 시간 간격은 “동기 시간” 또는 PLL의 “스타트 시간” 또는 “시동 시간”이다. 종래의 PLL회로에서는, 동기 시간은 전형적으로 60㎳ 이상을 갖는다. 반도체 반도체 PLL 칩의 동기 시간 동안에, 칩은 리셋 상태로 유지된다. 아주 안정한 출력주파수를 갖는 PLL은, (위상 비교기, 루프 필터 및 VCO를 통한) 정정이 제어 전압의 매우 작은 증가분의 위쪽 또는 아래쪽으로의 조절에서 이루어지기 때문에, 통상 매우 긴 동기 시간을 가진다. 동기 시간이 정정의 큰 증가분을 사용하여 감소되도록 시도된다면, 적절한 동기 점 부근에서 원하지 않는 급격한 지터에 의해 특징이 지어지는 불안정성이 생기게 된다.

J. Chiao 등의 계류중인 특허출원 No. 08/779,907에서는, PLL의 동기 시간이 단지 ㎲의 차수로, 훨씬 다루기 쉬운 레벨로 감소되는 회로가 개시된다. 신속한 시동은, 마이크로콘트롤러 유닛에서와 같이, 제어기능을 수행하는 시스템에서 PLL 사용을 위해 특히 유리하다. ‘907 출원의 회로에서는, PLL 루프 필터는 미리설정한 기준전압을 사용하여, 제어 전압 레벨의, 두 입력 신호 주파수들의 위상 로킹을 얻는 데 필요한 레벨까지 훨씬 더 급격하게 상승하는 값으로의 초기 이동을 일으킨다.

그래서, PLL 동작이 개시되었을 때, 제어 전압은 제로의 초기점으로부터가 아니라, 고정된 기준 또는 바이어스 전압의 전압 레벨로부터 증가한다. 따라서, 시동 레벨과 동기 레벨 사이의 상당히 작은 전압 차이를 극복할 필요가 있다. 기준전압은 동적 접지와 동등한 것을 제공하며, PLL은 문턱 전압 레벨로부터 원하는 주파수의 안정화점으로 위쪽으로 발진하는, 급격한 동기를 이룰 것이다. 이 목적은 높은 프로세싱 비용 또는 실리콘 토지의 더 큰 소비가 없이 이루어진다. ‘907 출원의 회로에 의해 얻어진 이 실질적인 개량에도 불구하고, 동기 시간을 더욱더 감소시키는 것이 바람직하다.

본 발명의 주요한 목적은 안정성을 희생시키지 않고 훨씬 더 빠른 위상 동기를 얻는 PLL 회로를 제공하는 것이다.

본 발명은 위상 동기 루프(Phase Locked Loop, 이하 PLL이라 한다) 회로에 관한 것으로, 보다 구체적으로는 위상 동기 루프용 시동 회로의 개량에 관한 것이다.

본 발명의 위에 설명된 목적, 장점 및 이점 등이 첨부도면과 관련하여 본 발명의 실시를 위하여 현재 창작된 최상의 모드를 상세히 설명할 것이다.

도 1은 위의 종래기술에서 설명된 공지의 PLL 시스템의 전형적인 구조의 블록 다이어그램이다.

도 2는 본 발명의 루프 필터 회로의 바람직한 실시예의 단순화된 블록 다이어그램이다.

도 3은 도 2의 루프 필터 회로에서 사용된 시동 회로의 단순화된 블록 다이어그램이다.

도 4는 ‘907 출원의 회로와 위상 동기를 이루기 위한 예시적인 상대 시간과 함께, 시동 회로의 타이밍 및 VCO에의 인가를 위한 대략적인 제어 전압의 상대적인 개량을 나타내는 파형도이다.

도 5는 도 2의 루프 필터 회로의 더 상세한 개략적인 회로도이다.

본 발명의 시스템에서는, 루프 필터 출력 전압을 구성하는 PLL 회로의 VCO에 대한 제어 전압은 초기에는 전기접지의 레벨에 있으나, 그 레벨은 풀-업 회로를 사용하여 루프 필터의 커패시터를 충전함으로써 본 발명에 따라 급격하게 증가된다. 커패시터전압에 대한 높은 수준의 제어가 얻어지며, 그것은 안정성을 유지하고 지터를 감소시키는 데 바람직하다.

전과 같이, 일반적으로 안정성은 제어 전압의 단지 작은 조절을 필요로 하며, 안정성은 큰 커패시터 또는 상당히 작은 충전전류의 사용에 의해 얻어질 수 있다. 그러나 다시, 정정의 작은 증가분은 동기 시간을 증가시킨다. 본 발명의 일 면에 따라, 파우어-업 또는 리셋을 뒤따르는 충분히 많은 수의 기준 클럭 주기들 이후에만, 커패시터 충전을 개시하는 시동 회로에 의해 공정이 향상되고 단축되어, 안정한 동작을 확보한다.

일단 시동 회로가 활성화되면, 이 회로는 강한 풀-업 장치를 작동시켜 국부 및 기준 클럭 신호들의 위상들을 동기화하는 데 필요한 것과 대략 같은 전압 레벨로 신속하게 충전한다. 이 제어 전압은 루프 필터의 풀-업 회로로부터의 풀-업/풀-다운 신호들에 의해 결정된다. 풀-업 신호가 검출된 때-제어 전압이 최종 동기 레벨을 벗어났다는 것을 나타내는-시동 회로는 턴-오프되고, 시동 회로는 다른 리셋 조건이 일어날 때까지 오프상태로 머물게 된다. 시동 회로가 오프되고 VCO에 대한 제어 전압이 위상-로킹을 위한 적절한 크기에 근접한 상태에서, 미세한 튜닝 회로가 동기 조건용 전압을 최종적으로 조절하기 위하여 사용된다.

'907 출원의 발명과 대조적으로, 본 발명은 로킹을 이루기 위하여 제어 전압이 램프 업되는 내장된 시동점으로서 고정 기준전압 레벨을 사용하지 않고 오히려 셀프-타임 시동(self-timed start-up), 및 기존 및 클럭 신호들의 위상/주파수에 요구되는 전압 레벨까지( 및 약간 위로, 즉 오버 슈트되는) 리터럴리 리프업하는 VCO용 제어 전압을 사용한다. 기준 주파수가 빠르면 빠를수록, VCO에 대한 제어 전압에서 이 점프가 더 빠르고 더 높다. 그리고 나서, 본 발명의 바람직한 실시예에 대한 약 8 μsec정도로 적게, '907 출원의 회로에서보다 훨씬 더 빠른 동기가 얻어진다.

본 발명에 따라, 기존주파수를 갖는 국부적으로 발생된 주파수를 위상로킹하는 방법은 두 주파수들을 위상 비교기에 인가하여, 하나의 다른 하나에 대한 위상의 느림 또는 선도 특성을 나타내는 제어 신호를 발생시키는 단계; 및 제어 신호로부터 유도된 제어 신호를 피드백하여 지연 또는 선도 특성을 없애는 단계를 포함한다. 기준 주파수는 장치의 동작이 시작된 후에 안정화될 수 있고, 그리고 나서, 제어 신호의 레벨은 연속적인 선형 증가(또는 감소)로 두 주파수사이의 위상차가 없어지는 동기 레벨 아래(또는 위)에 있는 초기 기준 레벨로부터 동기 레벨을 초과하는 레벨로 신속하게 밀어 올리어 져서, 두 주파수들의 상-로킹을 이루는 데 요구되는 시간을 감소시킨다. 기준 주파수의 안정화는 초기 동작후에 소정수의 주기에서 기준 주파수의 선택된 에지를 검출하는 시동 회로에 의해 표시되며, 그것은 제어 신호레벨을 밀어올리는 것을 트리거하는 표시이다.

제어 신호의 레벨은 동기 레벨을 초과하는(또는 그 동기 레벨 아래로 강하하는) 레벨에 도달한 직후 동기 레벨쪽으로 점증적으로 조절된다. 시동 회로는 동기 레벨을 초과하는(또는 그 레벨 아래로 강하하는) 레벨에 도달한 후, 제어 신호 레벨을 동기 레벨쪽으로 최초에 점증적으로 조절할 때, 턴 오프되어 그 회로가 위상 동기 방법에 미치는 어떠한 추가적인 영향을 없앤다. 그러나, 시동 회로는 장치의 동작(또는 재리셋)의 각각의 재개시시에 다시 턴 온되어, 기준 주파수 안정화의 표시로서 그후에 소정수의 주기에서 기준 주파수의 선택된 에지의 반복적인 검출을 가능케 한다.

PLL에 사용되는 본 발명의 루프 필터 회로(16)가 도 2에 단순화된 블록다이어그램형태로 표시되어 있다. 루프 필터 회로(16)는 시동 회로(30), 미세 전압 제어 회로(32), 및 필터 회로(34)를 포함한다. 루프 필터로의 입력(13)상의 기준 클럭주파수가 시동 회로로 입력된다. 미세 전압회로(32)의 입력들(14 및 15)에 인가된 “스피드 업” 및 “스로우 다운”신호들, 각각은 기준 신호 주파수의 위상에 대한 국부 클럭 신호 주파수의 위상과의 대비에 기초한 위상 비교기(10)(도 1참고)로부터 유도된다. (국부 클럭 신호 주파수의 위상이 기준 신호 주파수보다 앞 선다는 것을 표시하는 도 1의 “매우 빠른”출력으로서) 위상 비교기에서 발생된다면, “스로우 다운”신호는 또한 시동 회로(30)의 입력(35)에 인가된다. 마지막으로, 시동 회로(30)와 미세전압회로(32)의 인가될 수 있는 출력(들)은 필터 회로(34)의 입력(36)에 인가되어, VCO의 제어 신호 전압(예를 들면, 도 1의 (19))을 클린업하고 그것을 도 1의 입력(18)상에 전달한다.

공지기술에서, 특정한 시동 회로의 사용은 고려되는 특정 설계 및 용도에 의존하며 PLLs을 특정지우는 것이 아니다. 본 발명의 시동 회로(30)는 셀프-타임 베이스상에서 동작한다. ‘907 출원의 동작에 대한 비교도는 도 4의 파형도에 예시되어 검토될 것이다. 또한, ‘907 출원의 회로에서, 시동모드의 일부 면들은 전체의 회로에 연속적으로 존재한다. 예를 들면, 그 회로의 고정된 기준문턱전압과 관련된 다이오드드롭은 항상 시스템에 존재하며, 이 시스템은 전체 회로 동작에 걸쳐서 최소전압을 설정한다. 대조적으로, 본 발명에 사용된 시동 회로의 기능들 및 영향은 단지 시동시 및 시동동안만 관측된다. 일단 시동조건이 달성되면, 시동 회로는 PLL의 동작에 어떠한 남는 영향이 없이 완전히 즉응형이 된다.

시동 회로(30)의 단순화된 블록 다이어그램은 도 3에 도시되어 있다. 기본적으로, 회로는 이전 n번째 에지 검출기(40) 및 래치 회로(43)를 포함한다. 기준 클럭은 에지 검출기의 입력(13)에 인가되며, “스로우 다운”명령 신호는 래치 회로를 래설정하기 위하여 입력(35)에 인가된다. 래치의 “세트” 입력은 입력(44)에서 에지 검출기의 출력으로부터 얻어진다. 에지 검출기(40)는 기준 클럭의 소정의 에지를 얻기 위해 실행되며, 이는 어떤 에지--8번째 에지, 100번째 에지 또는 다른 에지가 될 수 있다. 이 에지의 선택은 시스템 용도에 크게 의존할 것이다. 그러나, 본 발명의 바람직한 실시예의 예를 위하여, 기준 클럭입력이 모니터링되며, 에지 검출기는 트리거되어 클럭의 4번째 에지에서 특히 4번째 주기의 상승 에지에서 세트 신호를 발생시킨다. 이 지정된 에지의 검출은 검출회로의 리플 셀들의 수에서 예측되고, 그것은 모듈러 8 카운터를 사용할 수 있다.

4번째 주기의 상승 에지의 선택은, 동작의 원하는 안정성의 제약 조건 내에서, 시동 및 위상 동기가 상당히 신속하게 얻어질 수 있게 한다. 또한, 검출될 클럭 주기들의 수로서 검출 증가들을 위해 요구되는 리플 셀들 또는 래치들의 수가 증가한다. 그래서, 단지 몇 개의 클럭 주기의 검출 및 단지 몇 개의 클럭 주기의 출현후의 트리거링 시동은 회로의 복잡성을 감소시키고, 그것을 가지고 회로가 제조되는 반도체 집적회로칩상의 회로에 의해 점유되는 데 요구되는 다이면적을 줄인다.

클럭안정성 및 관련된 노이즈의 존재 및 부존재는 무엇이 클럭 신호에서 필요하고 충분한 양의 에지 카운팅을 구성하는 가를 결정하는 데 고려되어야 한다. 전형적으로, PLL에 대한 입력 기준 클럭 신호는 파우어-업에서 잘 발진하지 않는 외부 결정발진기로부터 얻어진다. 리플들의 필터링은 더 신속하게 안정성을 얻게 하며 덜 에지 카운팅을 필요로 하게 한다. 이 조건들하에서, 첫 번째 약간의 주기들에서 클럭 신호상의 노이즈는 그후에 없애질 수 있기 때문에 별로 관심이 없다. 그러나, 특정 발진기선택, 예를 들면 외부클럭모드 또는 낮은 주파수 모드에 따라서, 시동을 개시하기 위하여 4 주기 이상을 지정하는 것이 바람직할 수 있다.

시동을 하자마자, 루프 필터(16)(도 2)의 주요한 기능은 VCO로의 출력제어 전압을 (18)에서 적절하게 조절함으로써, 비교기의 입력들(14 및 15)로부터의 “스피드 업” 및 “스로우 다운”신호들을 없애는 것이다. PLL의 통상 동기되거나 또는 “정상상태” 동작에 일단 도달하면, 루프 필터는 미세 전압 제어 회로(32)에 의해 국부 클럭 주파수/위상에서의 예민한 변화들을 고려하기 위하여 단지 약간의 조절이 필요하다. VCO의 제어 전압의 크기에서의 점증적 변화가 작을수록, 주파수 및 국부 클럭 신호의 발진의 위상에서 실행된 제어가 더 크게 된다. 보정 클럭 주파수의 더 빈번한 오우버슈트 또는 언더슈트는 없어질 것이며, 따라서 데이터의 흐름은 실질적으로 동작의 개시로부터 주파수 안정성 및 낮은 지터를 갖고 관측될 수 있다.

그러나, 시동시 생기는 문제점은, 시동시에 VCO로의 제어 전압의 레벨과 최종 위상 동기에 요구되는 제어 전압사이에 존재하는 델타의 신속한 감소를 이루는 것이다. 다시 말하면 그 차이가 2V라면, 미세 전압 제어회로에 의해 ㎷ 범위로 전형적으로 제한되는 조절은 로킹을 위한 받아 들일 수 없는 긴 시간 간격을 초래한다. 도 4의 제어 전압 대 시간의 도면을 참고하면, 참고로서 언급된 '907 출원에 기재된 회로 동작에서 파형(50)(점선으로 보여진)이 얻어진다. 기준 클럭이 안정되는 원점에서 시작하여, 파형(50)은 거의 수직인 점프(51)를 하여 루프 필터에서 고정된 기준전압의 값(예를 들면, 1V)으로 된다.

그 점에서, 파형은 (52)을 따라서 아주 신속하게 램프-업되어 동기 레벨(53)로 된다. 실제로, 이 동기 시간, t_lock1, 은 대략적으로 100㎲로 얻어지며, 파형의 어떤 약간의 발진은 미세 제어 전압 회로에 의한 제어 전압의 조절 및 오우버슈트 때문에, 초기에 동기 레벨(53)에서 발생한다.

또한, 본 발명의 루프 필터 회로의 동작이 도 4의 챠트상에, 원점에서 역시 시작하지만 이경우에 기준 클럭 신호(55)의 4번 째 주기의 상승 에지에서 시작하는 파형(54)(실선으로 보여진 바와 같이)의 도면으로, 보여진다. 이 파형은 시동시에, 즉시 점프(56)을 겪는다. 여기서 파형은 (57)에서 최종 동기 레벨(53)를 오우버슈트시키고 나서 루프회로의 풀-다운 동작 및 긍극적으로 미세 전압 제어 회로(32)(도 2)의 동작에 의해 (58)를 따라서 크기에서 감소하고 동기 레벨로 된다. 파형이 (57)에서 피크 아래로 떨어짐에 따라서, 파형의 풀-다운 부분의 초기에, 시동 회로는 턴-오프되고 다음의 리셋까지 루프 회로 및 PLL 회로 동작에 대하여 즉시 반응하게 된다. 본 발명의 PLL회로의 컴퓨터 시뮬레이션에서, 루프 필터 회로는 파형(50)에 대하여 얻어진 것보다 상당히 적은 시간 동안에 t_lock2를 일으키는 것으로 밝혀졌으며, 그 자체는 다른 공지회로들에서 보다 훨씬 더 짧은 동기 시간을 제공한다.

도 2의 루프 필터 회로를 사용하는 PLL회로에서, “아주 빠른”(“스로우 다운”) 신호가 오우버슈트가 일어날 때 및 제어 전압 레벨이 최종 동기 레벨로 또는 그 레벨 아래로 될 때까지 경과하는 시간 동안에 걸쳐서 위상 비교기에 의해 발생된다. 미세 전압 제어회로(32)에 의한 점증적인 아래쪽으로의 조절을 가능케하고 시스템의 거동을 더 예측가능케 하기 위하여 약간의 오우버슈트가 바람직하다. 본 발명에 따른 회로로 얻어진 신속한 시동 및 위상 동기는, 특정한 보 율(baud rate)을 전달하는 것이 요구되는 곳에서와 같이, 주파수 예민성 용도에 상당히 중요하다. 이러한 상황하에서는, 주파수는 전달이 개시되기 전에 안정화되어야 하거나, 또는 아주 더 느린 비트율은 전달된 데이터에 잘못된 메시지 또는 미싱 비트를 초래할 수 있다.

첫 번 째 “스로우 다운”신호가 위상 비교기로부터 수신되었을 때, 그 신호는 입력(35)에서 입력되어, 래치 회로(43)(도 3)를 재 설정하여, 시동 회로(30)를 디스에이블하게 하며, 그리고 차후의 동작을 위해 투명하게 된다. 그래서, 그것은 VCO에 대한 제어 전압의 추가적인 조절, 클럭주파수 또는 위상의 조절 또는 다른 동작에 기여하지 않는다. PLL 회로가 그의 성능규격내에서 동작하는 한, 동기 레벨의 오우버슈트는 시동직후에 항상 발생하여 시동 회로를 터언 오프시킬 것이다.

칩이 리셋될 때 마다, 리셋 신호는 루프 필터 회로에 인가되어, 회로를 제로점으로 되돌리고 전체 프로세스를 재시작하게 한다. 기준 클럭주파수는 에지 검출기(40)에 의해 한번 다시 모니터링되어, 시동 회로(30)의 래치(43)를 4번 째 클럭 에지 상에 세트시키며, 그것은 루프 필터 회로에 의해 VCO로 인가된 제어 전압의 풀업을 개시시킨다. 시동 회로는 오우버슈트를 따르는 1번째 “스로우 다운”신호에서 다시 디스에이블될 것이다.

루프 필터 회로(16)의 바람직한 실시예의 보다 상세한 회로도가 도 5에 예시되어 있다. 시동 회로(30), 미세 전압 제어 회로(32), 및 필터(34)는 개개의 점선내에 예시되어 있다.

시동 회로(30)의 이전 n번째 에지 검출기(40)는, 입력(62)상에서 기준 클럭 신호의 에지들을 카운터하는 모듈러 8 카운터로서 설계된, 다수의 래치(64, 65, 66)로 이루어진다. 시동 회로의 동작에서, 칩이 리셋된 때 PLL 회로는 디스에이블되며, 플립-플롭(61)를 포함하는 시동 회로의 모든 래치들은 제로로 리셋된다. 게이트(60)는 플립-플롭(61)로부터의 출력 신호 및 (62)에서의 기준 클럭 신호의 동시의 존재에 의해 클리어된다(즉, 인에이블된다). 그리고 나서, 시동 회로(30)는 입력(62)에서 들어오는 기준 클럭 신호의 에지들을 카운팅하기 시작하며, 그것은 모듈러 8 카운터의 리플 셀들(래치들)(64, 65, 66)의 전파에 의해 게이트(60)를 통과하도록 허용되었다. 게이트(60)에 의해 제공된 역전 때문에, 리플 셀들에 의한 카운팅으로써, 4 번째 풀 기준 클럭 주기의 상승 에지가 검출되어, 래치(68)가 세트될 수 있게 한다. 그것이 발생할 때 시동이 개시되어 장치(70)를 터언 온시켜 신속하게 커패시터(72)를 충전함으로써 PLL 회로 위상 로킹 프로세스를 시작한다.

보다 상세하게는, 래치(68)를 세팅함으로써, PMOS 트랜지스터(70)로 이루어진 풀-업 장치는 인에이블되며, 단안정 플립-플롭(61)이 세팅되어, 게이트(60)로부터의 신호를 제거하여, 기준 클럭이 더 이상 게이트를 통과할 수 없다. 그래서, 모든 리플 셀들(64, 65, 및 66)이 효율적으로 디스에이블되어, 다음 리셋까지 그것들이 다시 클럭되는 것을 방지한다. 풀-업 장치(70)를 인에이블하는 것은 필터(34)에서 커패시터(72)의 신속한 충전에 의해 제어 전압에서의 급격한 증가를 초래한다. 풀-업 장치가 온 상태로 남는다면, 필터의 출력에서 VCO로의 제어 전압은 그것이, 풀-업 트랜지스터가 묶어매는 공급전압 VDD에 도달할 때까지, 계속적으로 상승할 것이다. 그러므로, 이 출력 전압을 적절한 시간에 절단하는 것이 바람직하고 필요하며, 그것은 “스로우 다운” 신호가 입력(75)에서 활성적으로 될 때 일어난다. “스로우 다운” 신호가 시동 회로 및 미세 전압 제어 회로(32)에 인가된다. 이것은 시동 회로를 디스인에이블시키고 따라서 모든 그의 리블 셀들이 리셋된다. 그와 동시에, 인에이블-디스 에이블 래치(68)는 리셋되고 풀-업 장치(70)는 터언 온된다. 따라서, 제어 전압의 풀-업은 이 시간에 멈추고 커패시터(72)는 그의 충전레벨을 유지하며 그리고, 그것은 미세 전압 제어회로(32)의 동작을 통하여 점증적으로 제어 전압을 조절하도록 유지한다.

회로(32)는, 입력(75 및 76), 각각의 위상 비교기로부터의 “스로우 다운” 및 “스피드 업” 명령 또는 표시 신호들에 대응하여, 동작을 계속한다. 이것들은 신속하게 최고조에 달하여 VCO로의 적절한 제어 전압 레벨 및 국부 및 기준 클럭 주파수들의 위상로킹을 얻는다. 미세 전압 제어 회로의 볼티지 업 감응은 PMOS 장치(78)에 의해 제어되며 볼티지 다운 감응은 NMOS 장치(79)에 의해 제어된다. 장치들(78 및 79)은 대략적으로 동일한 크기이지만, 풀-업 장치(70)보다 대략 더 작은 크기이다. 그것을 관통하는 개개의 바이어스 전류들은 풀-업 장치(70)를 통과하는 최대 전류의 약 1/10 내지 약 1/100의 범위내에 놓이도록 설정되며, 커패시터(72)를 가로지르는 결과적인 전압들은 그것을 점증적으로 충전하고 방전하여 제어 전압의 최종 동기 레벨을 얻는다. 다른 하나의 NMOS 트랜지스터(80)가 시동시 위상동기 과정의 새로운 주기를 준비하면서, PLL 회로가 리셋되었을 때 커패시터(72)를 접지로 방전하기 위하여 사용된다.

본 발명을 실시하는 데 현재 상상할 수 있는 최상의 모드가 여기에 제시되어 있지만, 당업자에 의해 본 발명의 사상을 일탈함이 없이 개시된 방법들 및 실시예들의 변경 및 개량이 가능할 것이라는 것을 알 수 있을 것이다.

예들 들면, 본 발명의 원리들은 바람직한 실시예의 역으로도 구현될 수 있을 것이다. 여기서는 제어 전압을 제로 또는 접지 포텐셜(또는 VSS)로부터 최종 동기 레벨로 끌어올리고 나서 “매우 빠른” (“스로우 다운”) 신호를 수신하자마자 시동 회로를 디스에이블 시키기보다는, 제어 전압이 VDD로부터 최종 동기 레벨 아래의 레벨로 급격한 강하를 겪고나서 시동 회로가 “매우 느린” “스피드 업” 신호를 수신하자마자 디스에이블된다. 전압 레벨에서의 강하는 본 발명의 풀-업 회로를 실질적으로 미러링하는 풀-다운 회로에 의해 달성된다. 점증적인 조절은, 초기조절이 제어 전압을 증가시켜 그것을 언더슈트 레벨로부터 최종 동기 레벨로 다시 되돌기 위하여 만들어지는 것이외에는 위에 기재된 바와 동일한 방식으로, 행해질 것이다.

따라서, 본 발명은 첨부된 청구범위, 응용가능한 법칙의 원리들 및 룰에 의하여만 제한될 것이다.

Claims

국부적으로 발생된 주파수와 기준 주파수의 위상을 동기시키기 위한 장치 실행 방법으로서,

주파수중 한 개의 위상의 느림 또는 선도 특성을 다른 한 개에 대해 나타내는 제어 신호를 발생시키기 위하여 상기 위상 비교기에 상기 국부 주파수 및 상기 기준 주파수를 인가하는 단계; 및

상기 두 주파수의 위상을 조절하기 위하여 상기 위상의 느림 또는 선도 특성을 없앨 수 있도록 상기 제어 신호 및 그 유도 신호를 피드백 신호로서 이용하는 단계를 포함하며,

상기 방법은, 장치가 초기 동작을 개시한 다음, 상기 두 주파수의 위상 동기를 실현하는 데에 필요한 시간을 줄이기 위하여 상기 제어 신호의 레벨을 상기 두 주파수간의 위상 차이가 없는 동기 레벨의 아래 또는 위의 초기 기준 레벨로부터 상기 동기 레벨을 초과하거나 아래로 강하하는 레벨까지 각각 연속적으로 선형 증가 또는 감소시키면서 급속하게 상승시킨 후, 상기 기준 주파수를 안정화시키는 단계를 더 포함하는 방법.
제 1 항에 있어서, 상기 동기 레벨을 초과하거나 아래로 떨어지면서 상기 레벨에 접근한 다음 바로, 상기 제어 신호의 레벨을 상기 동기 레벨쪽으로 점증적으로 조절하는 단계를 더 포함하는 방법.
제 2 항에 있어서, 상기 장치가 초기 동작을 개시한 후 상기 기준 전압의 주파수를 안정화하는 단계는,

상기 초기 동작 후 안정화의 표시로서 상기 기준 주파수의 선택된 에지를 소정수의 주기에서 검출하기 위하여 시동 회로를 이용하는 단계, 및

상기의 검출후 곧, 상기 제어 신호의 레벨을 급속하게 상승시키는 단계를 포함하는 방법.
제 3 항에 있어서, 상기 동기 레벨을 초과 또는 아래로 강하하는 레벨에 이른 후, 상기 제어 신호의 레벨을 상기 동기 레벨쪽으로 첫 번째로 조절한 다음 바로 상기 시동 회로를 턴오프시키는 단계를 더 포함하는 방법.
제 4 항에 있어서, 상기 장치 동작이 각각 재개시된 후 상기 기준 주파수의 안정화의 표시로서 상기 시동 회로가 상기 기준 주파수의 선택된 에지를 다시 검출할 수 있도록 상기 장치의 동작이 각각 재개시될 때 마다 상기 시동 회로를 터온시키는 단계, 및

상기 각각의 검출 후, 상기 제어 신호의 레벨을 상기 동기 레벨을 초과 또는 아래로 강하하는 레벨로 급속하게 상승시키는 단계를 포함하는 방법.
국부적으로 발생된 주파수를 기준 주파수와 위상 동기 시키기 위한 장치로서,

상기 국부 주파수의 위상을 상기 기준 주파수의 위상에 대하여 대응하여 변화시키는 상기 제어 전압의 레벨의 변환에 응답하는 VCO;

상기 기준 주파수 위상에 대한 상기 국부 주파수 위상의 느림 또는 선도 특성을 나타내는 제어 신호를 발생시키기 위하여, 상기 국부 주파수 및 상기 기준 주파수에 응답하여 이들의 상대적인 위상을 비교하는 위상 비교기;

상기 국부 주파수와 상기 기준 주파수간의 위상 관계를 나타내는 레벨을 갖는 제어 전압을 추출하기 위하여 상기 제어 신호에 응답하는 전압 발생기; 및

상기 제어 신호에 의해 표시되는 상기 기준 주파수 위상에 대한 상기 국부 주파수 위상의 느림 또는 선도 특성을 줄이고, 이로써 상기 두 주파수간의 위상 차이를 줄이며, 궁극적으로 상기 위상 차이를 없애기 위하여, 상기 전압 발생기에 의해 발생된 상기 제어 전압을 상기 VCO에 인가하기 위한 수단을 포함하고;

상기 장치는, 장치가 초기 동작을 개시하여, 상기 두 주파수의 위상 동기를 실현하는 데에 필요한 시간을 줄이기 위하여 상기 제어 전압의 레벨을 상기 두 주파수간의 위상 차이가 없어지는 동기 레벨의 아래 또는 위의 초기 기준 레벨로부터 상기 동기 레벨을 초과하거나 아래로 강하하는 레벨까지 각각 연속적으로 선형 증가 또는 감소시키면서 급속하게 상승시킨 후, 상기 기준 주파수의 안정화에 응답하는 수단을 포함하며, 전압 제어 발진기(VCO)는 국부 주파수를 소정의 기준 주파수의 배수로 발생시키는 장치.
제 6 항에 있어서, 상기 제어 전압의 레벨을 상기 동기 레벨쪽으로 점증적으로 조절한 다음 바로, 상기 레벨을 상기 동기 레벨을 초과 또는 아래로 떨어지도록 하는 상기 제어 전압에 응답하는 수단을 더 포함하는 장치.
제 6 항에 있어서, 상기 장치가 초기 동작을 개시한 후 상기 기준 주파수의 안정화의 표시로서 소정수의 주기에서 상기 기준 주파수의 선택된 에지를 검출하기 위한 시동 회로; 및

상승을 위하여 상기 검출에 응답하는 수단을 포함하는 상기 제어 전압의 레벨을 급속하게 상승시키기 위한 수단을 더 포함하는 장치.
제 8 항에 있어서, 상기 제어 전압의 레벨을 상기 동기 레벨쪽으로 점증적으로 조절한 다음 바로, 상기 동기 레벨을 초과 또는 아래로 강하하는 상기 각 레벨에 이르도록 하는 상기 제어 전압에 응답하는 수단, 및

상기 동기 레벨을 초과 또는 아래로 강하하는 상기 레벨에 이른 후, 상기 제어 신호의 레벨을 상기 동기 레벨쪽으로 첫 번째로 조절한 다음 바로 상기 시동 회로를 턴오프시키기 위한 수단을 더 포함하는 장치.
제 9 항에 있어서, 상기 장치 동작이 각각 재개시된 후 상기 기준 주파수의 안정화의 표시로서 상기 시동 회로가 상기 기준 주파수의 선택된 에지를 다시 검출할 수 있도록 상기 장치의 동작이 각각 재개시될 때 마다 상기 시동 회로를 터온시키는 수단, 및

트리거링을 수행하기 위하여, 상기 각 검출에 응답하는 급속한 상승을 트리거링하기 위하여 상기의 검출에 응답하는 수단을 포함하는 장치.
제 8 항에 있어서, 상기 시동 회로를 턴오프시키기 위하여 상기 동기 레벨을 초과 또는 아래로 강하하는 상기 각 레벨에 이르게 하는 상기 제어 전압에 응답하는 수단을 포함하는 장치.
제 8 항에 있어서, 상기 소정수의 주기는 상기 장치가 동작을 개시 또는 재개시한 후 첫 번째 4개의 주기내에 있는 장치.
국부 클럭 주파수의 위상과 기준 주파수의 위상을 동기시키기 위한 위상 동기 루프(PLL) 회로 칩으로서,

모든 상대적인 위상 차이를 줄이기 위하여, 이로써 궁극적으로 상기 국부 클러 주파수와 상기 기준 주파수를 위상 동기시키기 위하여 국부 클럭 주파수의 조절 방향을 나타내는 제어 신호를 발생시킬 수 있도록 상기 국부 클럭 주파수와 상기 기준 주파수의 위상을 비교하는 위상 비교기;

상기 국부 클럭 주파수가 추출되는 발진 신호 주파수를 발생시키기 위하여 그에 인가된 상기 제어 전압에 응답하는 전압 제어 발진기(VCO); 및

상기 상대적인 위상 차이의 감소를 위해 상기 제어 신호에 의해 표시되는 방향으로 상기 국부 클럭 주파수를 조절하기 위하여 상기 제어 신호를 상기 VCO에 인가할 수 있도록 상기 위상 비교기로부터의 상기 제어 신호에 응답하는 루프 필터를 포함하며;

상기 루프 필터는, 상기 PLL 회로의 동작 또는 리셋 개시후, 상기 기준 주파수의 안정화의 표시로서 기준 주파수의 소정 주기의 선택된 에지를 검출하는 시동 회로, 및 상기 제어 전압을 실질적으로 0V의 초기 레벨로부터 상기 위상 동기를 실현하는 데에 필요한 상기 제어 전압의 레벨을 초과하는 소정의 풀업 레벨까지 선형으로 상승시키기 위하여, 이로써 상기 선택된 에지의 검출로부터 얻어진 상기 기준 주파수의 안정화의 표시로부터 측정된 위상 동기에 필요한 시간 간격을 줄이기 위하여, 상기 선택된 에지의 검출에 응답하는 수단을 포함하는 PLL 회로 칩.
제 13 항에 있어서, 상기 루프 필터는 상기 시동 회로를 턴오프시키기 위하여, 이로써 상기 국부 클럭 주파수 및 상기 기준 주파수의 위상 동기를 이루는 데에 다른 영향을 제거하기 위하여 상기 풀업 레벨에 이르는 상기 제어 전압 레벨에 응답하는 수단을 포함하는 PLL 회로 칩.
제 13 항에 있어서, 상기 루프 필터는 상기 제어 전압의 증가적인 감소를 위한 상기 풀업 레벨을 위상 동기를 실현하는 데에 필요한 레벨에 이르게 하는 상기 제어 전압 레벨에 응답하는 수단을 포함하는 PLL 회로칩.
제 15 항에 있어서, 상기 루프 필터는 상기 시동 회로를 턴오프시키는 상기 풀업 레벨에 이른 후 상기 제어 전압의 초기의 증가적인 감소에 응답하는 수단을 포함하는 PLL 회로칩.
제 15 항에 있어서, 상기 루프 회로는 상기 칩이 리셋될 때 상기 제어 전압의 렙레을 실질적으로 0V로 돌아가게 하는 수단을 포함하는 PLL 회로칩.
제 16 항에 있어서, 상기 루프 회로는 상기 PLL 회로가 리셋될 때까지 상기 시동 회로를 오프 상태로 유지하기 위하여, 그리고 상기 시동 회로가 상기 기준 주파수의 소정 주기의 상기 선택된 에지를 다시 검출할 수 있도록 하기 위하여, 이로써 상기 검출에 응답하는 상기 수단에 의해 상기 제어 전압 응답의 선형 상승을 개시하는 수단을 포함하는 PLL 회로칩.
제 13 항에 잇어서, 상기 기준 주파수의 상기 선택된 에지는 상기 PLL 회로의 동작 또는 리셋 개시 후 첫 번째 4개의 주기내에 있는 PLL 회로칩.