JP2001508636A - 高速スタートアップ回路を備える位相ロックループ - Google Patents

Abstract

(57)【要約】 位相ロックループ（ＰＬＬ）回路は、ローカルクロック周波数の位相と基準周波数の位相とを比較して、これら２つの周波数間の位相差を低減するために、ローカルクロック周波数の調節の方向を示す制御信号を生成する位相比較器を有する。ＰＬＬの、電圧により制御される発振器（ＶＣＯ）は、この発振器への制御電圧の印加に応答して、ローカルクロック周波数が得られる発振信号周波数を生成する。ループフィルタは、位相比較器からの制御信号に応答し、ＶＣＯへの印加のための制御電圧を発生させて、ローカルクロック周波数を、相対位相差を低減するために制御信号により示される方向に調節する。ループフィルタは、ＰＬＬ回路の動作またはリセットの開始から所定数のサイクル後に基準周波数のサイクルの選択されたエッジを、基準周波数の安定化を示すものとして検出するスタートアップ回路を有し、そのような選択されたエッジの検出に応答し、実質的にゼロボルトである初期レベルから、位相ロックを達成するために必要とされる制御電圧レベルを上回る所定のプルアップレベルへの制御電圧の線形ブーストを即座に生成する。これにより、選択されたサイクルエッジから測定される、位相ロックを達成するために必要とされる時間間隔を低減する。ループフィルタはまた、プルアップレベルに達する制御電圧に応答して、制御電圧を、位相ロックを達成するために必要とされるレベルに漸増的に低減する。

Description

【発明の詳細な説明】 高速スタートアップ回路を備える位相ロックループ発明の背景 本発明は概して、位相ロックループ（ＰＬＬ）回路に関し、具体的には、位相 ロックループのためのスタートアップ回路の改良に関する。 典型的な従来技術の実現では、ＰＬＬ回路（図１）は、入力１１および１２で それぞれ基準クロック入力信号およびローカルクロック信号を受け取るように適 合される位相比較器１０を含む。上記２つの信号の位相が比較され、比較器１０ は、「遅すぎる（too slow）」信号（「アップ」信号）または「速すぎる（too fast）」信号（「ダウン」信号）のいずれかを生成し、この信号は、ローカルク ロック信号が基準クロック信号よりも遅れているか進んでいるかに依存して、ル ープフィルタ１６の適切な入力１４または１５にそれぞれ付与される。基準クロ ック信号はまた、基準入力１３としてループフィルタに付与される。ローカルク ロックが加速されるかまたは減速されるかを反映する、ループフィルタの出力電 圧は、電圧により制御される発振器（ＶＣＯ）１９の入力１８に印加される。ル ープフィルタ１６はまた、（選択されたポイント付近での）ローカルクロックの 発振に起因し得るより高い周波数成分およびクロックジッタを除去および低減す る助けとなる。 ＶＣＯ１９は、ループフィルタの出力電圧に依存する周波数を有する正弦波の 形の発振出力信号を生成する。ＶＣＯ信号の出力周波数は、ローカルクロックが 基準クロックに関して遅すぎるかまたは速すぎるかに応じて、この制御電圧の適 切な調節によりそれぞれ上方向または下方向に調節される。ＶＣＯ出力は、多重 化されたクロック出力２０として供給され得、そしてまた、入力１２上で位相比 較器１０へのローカルクロック信号として付与される前に、分周器２１により周 波数分割され得る。位相比較器１０により生成された制御信号が、ローカルクロ ックがまだ基準クロック信号の選択されたエッジと同期されていないことを示す と、ＶＣＯの出力周波数は、それに応じて微調整され、所望の同期を提供する。 ＰＬＬがローカルクロックを基準周波数クロック信号と位相整合した状態でロ ックするために必要とされる時間間隔は、ＰＬＬの「ロック時間」または「スタ ート時間」または「スタートアップ時間」である。従来のＰＬＬ回路では、ロッ ク時間は、典型的には、６０ミリ秒（ｍｓｅｃ）またはそれ以上である。半導体 ＰＬＬチップのロック時間中、チップは、リセット状態に保持される。非常に安 定した出力周波数を有するＰＬＬは通常、非常に長いロック時間を有する。なぜ なら、（位相比較器、ループフィルタ、およびＶＣＯによる）補正が、非常にわ ずかな増分での、制御電圧の上方向または下方向への調節により達成されるから である。大きい増分の補正を用いることによりロック時間を減らしたい場合、適 切なロックポイント付近での望ましくない高速なジッタにより特徴付けられる不 安定性に遭遇する。 本出願と同一の譲受人に譲渡されたJ．Chiaoらの同時係属中の出願シリアル番 号第08/779,907号（「'９０７出願」）では、ＰＬＬのロック時間間隔が、わず かマイクロ秒（μ秒）のオーダで、はるかに大きい管理可能なレベルまで低減さ れる回路が開示される。高速スタートアップは、マイクロコントローラユニット などの、制御機能を行うシステムにおけるＰＬＬの使用のために特に望ましい。 「９０７出願」の回路では、ＰＬＬループフィルタは、予め設定された基準電圧 を用いて、制御電圧レベルを、２つの入力信号周波数の位相ロックを達成するた めに必要なレベルにはるかに速く上昇される値に初期移動させる。 従って、ＰＬＬ動作が開始されると、制御電圧は、ゼロの初期ポイントからで はなく、一定の基準またはバイアスソースの電圧レベルから増加する。従って、 スタートアップレベルとロックレベルとの間の比較的小さい電圧差を克服するだ けでよい。基準電圧は、動的なアースに等しいものを提供し、そして、ＰＬＬが 高速なロックを達成することを確実にし、閾値電圧レベルから、所望の周波数の 安定化ポイントまで上方向に発振する。上記目的は、より高い処理コストまたは シリコンの場所（real estate）のより多くの消費という不利益を被らずに達成 される。「９０７出願」の回路により与えられるこの実質的な改良にも拘わらず 、ロック時間をさらに短縮することが望ましい。 本発明の主な目的は、安定性を犠牲にすることなく、さらに高速なロックを達 成するＰＬＬ回路を提供することである。発明の概要 本発明のシステムでは、ループフィルタ出力電圧を構成する、ＰＬＬ回路のＶ ＣＯへの制御電圧は、最初に電気的アースのレベルであるが、このレベルは、プ ルアップ回路を用いて、ループフィルタのキャパシタを充電することにより、本 発明に従って迅速に増加される。キャパシタ電圧に対する高い制御レベルが達成 され、これは、安定性を維持し且つジッタを低減するために望ましい。 以前のように、安定性は概して、制御電圧のほんのわずかな調節を必要とし、 これは、大型のキャパシタまたは比較的小さい充電電流の使用により達成され得 る。しかし、ここでも、わずかな補正の増分は、ロック時間を増加してしまう。 本発明の局面によれば、プロセスは、パワーアップまたはリセット後の十分な数 の基準クロックサイクル後にのみキャパシタの充電を開始し、安定した動作を確 実にするスタートアップ回路の手段により高められ且つ短縮される。 一旦スタートアップ回路が活性になると、スタートアップ回路は、強力なプル アップ装置を活性化して、キャパシタを、ローカルクロック信号および基準クロ ック信号の位相を同期するために必要とされるレベルを近似する電圧レベルまで 迅速に充電する。この制御電圧は、ループフィルタのプルアップ回路からのプル アップ／プルダウン信号により決定される。制御電圧が最終ロックレベルをオー バーシュートしたことを示すプルダウン信号が検出されると、スタートアップ回 路はオフにされ、そして、スタートアップ回路は、別のリセット状態が起こるま でオフのままである。スタートアップ回路がオフであり且つＶＣＯへの制御電圧 が位相ロックのための適切な大きさに近い状態で、微調整回路が使用され、ロッ ク状態のために電圧を最終的に調節する。 「９０７出願」の発明とは異なり、本発明は、一定の基準電圧レベルを、制御 電圧レベルがそこから上昇してロックを達成する内蔵スタートアップポイントの ように使用するのではなく、セルフタイミング式スタートアップと、基準信号お よびクロック信号の位相／周波数の最終的なロックのために必要とされる電圧レ ベルまで文字通り急激に増加する（上記電圧レベルをわずかに上回る値に急激に 増加する、すなわち、オーバーシュートする）ＶＣＯのための制御電圧を使用す る。基準周波数が速いほど、この制御電圧のＶＣＯへのジャンプはより速く且つ より高い。その後、微調整特徴は、電圧を最終ロックレベルに迅速に調節し得る 。本発明の好適な実施形態の場合、８μｓｅｃという短い時間で、「９０７出願 」の回路を用いた場合よりもさらに速いロックが達成される。本発明によれば、 基準周波数を用いて、局所的に生成された周波数の位相をロックする方法は、上 記２つの周波数を位相比較器に付与して、一方の周波数の位相の、他方に関して 遅れているまたは進んでいる特性を示す制御信号を生成するステップと、上記制 御信号から得られる制御電圧をフィードバックして、上記遅れているまたは進ん でいる特性をゼロにするステップと、を包含する。基準周波数は、装置の動作が 開始された後に安定化することが可能にされ、次いで、制御信号のレベルは、上 記２つの周波数間の位相差がゼロにされるロックレベルよりも下（または、上） の初期基準レベルから、上記ロックレベルを上回る（または、下回る）レベルに 、連続的な線形の増加（または、減少）で即座にブーストされ、上記２つの周波 数の位相ロックを達成するために必要とされる時間を短縮する。基準周波数の安 定化は、初期動作の開始から所定数のサイクル後に基準周波数の選択されたエッ ジを検出するスタートアップ回路により示され、制御信号レベルのブーストをト リガするのは、この表示である。 制御信号のレベルは、ロックレベルを上回る（または、下回る）レベルに達し た直後にロックレベルの方に漸増的に調節される。スタートアップ回路は、ロッ クレベルを上回る（または、下回る）レベルに達した後の、制御信号レベルの、 ロックレベルの方への最初の漸増的な調節の際にオフにされ、上記回路が位相ロ ック方法に及ぼすいかなるさらなる影響をも無くす。しかし、スタートアップ回 路は、装置の動作（または、リセット）が再開されるたびにオンに戻され、基準 周波数の安定化の表示として、再開から所定数のサイクル後に、基準周波数の選 択されたエッジの繰り返しの検出を可能にする。図面の簡単な説明 本発明の上記およびその他の目標、目的、局面、特徴、およびそれらに付随す る利点は、ある特定の好適な方法および実施形態に含まれる、本発明を実施する ために現在意図されるベストモードの以下の詳細な説明を、添付の図面とともに 考慮すれば明らかになる。 図１は、上記の背景の章で説明された、従来技術のＰＬＬシステムの典型的な 構成のブロック図である。 図２は、本発明のループフィルタ回路の好適な実施形態の簡略化されたブロッ ク図である。 図３は、図２のループフィルタ回路に使用されるスタートアップ回路の簡略化 されたブロック図である。 図４は、スタートアップ回路のタイミングと、ＶＣＯへの印加のための適切な 制御電圧の相対増加とを示す波形プロットであって、「９０７出願」の回路を用 いた位相ロックの達成のための例示的な相対時間のプロットをその上に示した波 形プロットである。 図５は、図２のループフィルタ回路のより詳細な概略回路図である。好適な方法および実施形熊の詳細な説明 ＰＬＬに使用される本発明のループフィルタ回路１６が、図２に、簡略化され たブロック図の形で示される。上記回路は、スタートアップ回路３０と、微細電 圧制御回路３２と、フィルタ回路３４とを含む。ループフィルタへの入力１３上 の基準クロック周波数は、スタートアップ回路に付与される。入力１４および１ ５で微細電圧制御回路３２にそれぞれ付与される「加速（speed up）」および「 減速（slow down）」信号は、ローカルクロック信号周波数の位相の、基準信号 周波数の位相との比較に基づいて、位相比較器１０（図１）から得られる。「減 速」信号はまた、位相比較器により（ローカルクロック信号周波数の位相が基準 信号周波数よりも進んでいることを示す、図１の「速すぎる」出力として）生成 されると、入力３５でスタートアップ回路３０に付与される。最後に、スタート アップ回路３０および微細電圧制御回路３２の適用可能な出力（単数または複数 ）は、フィルタ回路３４の入力３６に付与され、ＶＣＯ（例えば、図１の１９） への制御信号電圧を整え（clean up）、この制御信号電圧を、図１の入力１ ８上に送達する。 従来技術では、特殊なスタートアップ回路の使用は、考慮される特定の設計お よび応用に依存しており、ＰＬＬに典型的なことではない。本発明のスタートア ップ回路３０は、セルフタイミング式で動作する。「９０７出願」のＰＬＬの動 作との比較は、これから説明される図４の波形プロットに示される。さらに、「 ９０７出願」の回路では、スタートアップモードのある特定の局面は、回路全体 において絶えず存在する。例えば、上記回路の一定の基準閾値電圧に関連するダ イオードの降下はシステムにおいて常に存在し、この降下は、回路動作全体を通 して最小電圧を確立する。それに対して、本発明において使用されるスタートア ップ回路の機能および効果は、スタートアップ時またはスタートアップ中にのみ 見られる。一旦スタートアップ状態が満たされると、スタートアップ回路は完全 に透明になり、ＰＬＬの動作に残る影響はない。 スタートアップ回路３０の簡略化されたブロック図が、図３に示される。基本 的に、上記回路は、一回エッジ検出器（one-time edge detector）４０およびラ ッチ回路４３を含む。基準クロックは、入力１３でエッジ検出器に付与され、「 減速」コマンド信号は、入力３５で付与され、ラッチ回路をリセットする。ラッ チの「セット」入力は、入力４４で、エッジ検出器の出力から得られる。エッジ 検出器４０は、基準クロックの所定エッジの位置を特定するように実現される。 この所定エッジは、いかなるエッジであってもよく、８番目のエッジでも、１０ ０番目のエッジでも、または、他の何かでもよく、その選択は、システムアプリ ケーションに大きく依存する。しかし、本発明の好適な実施形態における実施例 に関して、基準クロック入力はモニタされ、エッジ検出器はトリガされ、クロッ クの４番目のエッジ、具体的には、４番目のサイクルの立ち上がりエッジでセッ ト信号を生成する。この指定されたエッジの検出は、モジュラ８カウンタを使用 し得る検出回路のリップルセルの数に基づく。 ４番目のサイクルの立ち上がりエッジの選択は、動作の所望の安定性の制限内 で、スタートアップおよび位相ロックが比較的迅速に達成されることを可能にす る。また、検出に必要とされるリップルセルまたはラッチの数は、検出されるク ロックサイクルの数が増加するに従って増加する。従って、わずか数クロックサ イクルの発生後のスタートアップの検出およびトリガは、回路の複雑さを低減し 、そして、これにより、回路が製造される半導体集積回路チップ上で回路が占有 するのに必要なダイ面積を低減する。 クロック信号において数える必要且つ十分なエッジ量を構成するものを決定す る際には、クロックの安定性と、それに関連するノイズの有無とを考慮しなけれ ばならない。典型的には、ＰＬＬへの入力基準クロック信号は、パワーアップの 際には十分には発振しない外部水晶発振器から得られる。リップルのフィルタリ ングは、安定性のより迅速な達成を促進し、そして、必要なエッジカウントを少 なくする。これらの環境では、最初の数サイクルでのクロック信号上のノイズは 、ほとんど重要でない。なぜなら、このノイズは、その後に除去され得るからで ある。基準クロック信号が内部で発生されると、必要とされるステージの数は通 常、４サイクル内でクロック信号を整えるのに十分である。しかし、特定の発振 器選択、例えば、外部クロックモードまたは低周波数モードに依存して、スター トアップを開始するために４サイクルよりも多いサイクルを指定することが望ま しい場合もある。 スタートアップを達成すると、ループフィルタ１６（図２）の主要な機能は、 １８の、ＶＣＯへの出力制御電圧を適切に調節することにより、入力１４および １５の、比較器からの「加速」および「減速」信号をゼロにすることである。一 旦ＰＬＬの通常のロックされた動作すなわち「定常状態」の動作に達すると、ル ープフィルタは、微細電圧制御回路３２によりローカルクロック周波数／位相の わずかな変化を処理するためにわずかな調節を行うだけでよい。ＶＣＯへの制御 電圧の大きさの漸増的な変化が小さいほど、ローカルクロック信号の発振の周波 数および位相に対して行われる制御は大きい。正しいクロック周波数の大きく頻 繁なオーバーシュートまたはアンダーシュートは回避され、実質的に動作の開始 から、周波数の安定性および低いジッタを有するデータストリームが観察され得 る。 しかし、スタートアップ時に遭遇する問題点は、スタートアップ時のＶＣＯへ の制御電圧のレベルと、最終位相ロックのために必要とされる制御電圧との間に 存在するデルタの迅速な低減をいかにして達成するかである。その差が例えば２ ボルトであれば、微細電圧制御回路により典型的にはミリボルトの範囲に制限さ れる調節の結果、ロックのための時間間隔が許容不可能に長くなってしまう。図 ４の制御電圧対時間のプロットを参照して、「９０７出願」に記載される回路動 作では、波形５０が得られる（点線で図示）。本明細書において、「９０７出願 」の全体を、参考として援用する。波形５０は、基準クロックが安定化している 原点から始まり、ループフィルタにおいて、一定の基準電圧の値（例えば、１ボ ルト）へのほぼ垂直方向のジャンプ５１が起こる。 その時点で、波形は、５２に沿って最終ロックレベル５３までかなり速く上昇 される。実際には、このクロック時間ｔｌｏｃｋ１は、約１００μｓｅｃで達成 され、制御電圧のオーバーシュートおよび微細制御電圧回路による制御電圧の調 節のため、波形の何らかのわずかな発振が、最初にロックレベル５３で起こる。 本発明のループフィルタ回路の動作はまた、図４のグラフに、同様に原点から 始まる波形５４のプロット（実線で図示）として示されているが、この場合、こ の波形は、基準クロック信号５５の４番目のサイクルの立ち上がりエッジで始ま っている。この波形では、スタートアップ時にすぐにジャンプ５６が起こり、波 形は、５７で最終ロックレベル５３をオーバーシュートし、次いで、波形の大き さは、５８に沿って、ループ回路のプルダウン動作、および、最終的には微細電 圧制御回路３２（図２）の動作により、ロックレベルに低減される。ちょうど波 形が５７でそのピークよりも下に降下したときの、波形のプルダウン部の始めで 、スタートアップ回路はオフにされ、次のリセットまで、ループ回路およびＰＬ Ｌ回路の動作に対して透明になる。本発明のＰＬＬ回路のコンピュータシミュレ ーションでは、ループフィルタ回路は、波形５０について達成される時間よりも かなり少ない時間のｔｌｏｃｋ２を生成し、これ自体が、他の従来技術の回路よ りもはるかに短いロック時間を提供することが分かった。 図２のループフィルタ回路を使用するＰＬＬ回路では、オーバーシュートが起 こるとき、および、制御電圧レベルが最終ロックレベルになるかまたは最終ロッ クレベルを下回るまでに経過する時間の間、位相比較器により「速すぎる」（「 減速」）信号が生成される。微細電圧制御回路３２による漸増的な下方向の調節 を可能にするため、および、システムの挙動をより予測可能にするためには、 わずかなオーバーシュートが望ましい。本発明の回路で達成される迅速なスター トアップおよび位相ロックは、特定のボーレートを伝送することが望ましい場合 、などの周波数に敏感な応用において、かなり重要である。そのような場合、周 波数は、伝送が開始される前は安定していなければならず、そうでなければ、お そらく、より低速なビットレートの結果、伝送データに誤ったメッセージまたは ビットの欠落が起こり得る。 位相比較器から最初の「減速」信号が受け取られると、この信号は、入力３５ に付与されて、ラッチ回路４３（図３）をリセットし、それにより、スタートア ップ回路３０をディスエーブルする。その後、スタートアップ回路３０は、さら なる回路動作に対して透明である。従って、スタートアップ回路３０は、ＶＣＯ への制御電圧のさらなる調節、クロック周波数もしくは位相の調節、または、そ の他の動作に寄与しない。ＰＬＬ回路がその性能仕様の範囲内で動作される限り 、ロックレベルのオーバーシュートは常にスタートアップ直後に起こり、スター トアップ回路をオフにする。 チップがリセットされるたびに、ループフィルタ回路にリセット信号が付与さ れ、それにより、回路をゼロのポイントに戻し、プロセス全体を再開する。エッ ジ検出器４０により基準クロック周波数が再度モニタされ、４番目のクロックエ ッジで、スタートアップ回路３０のラッチ４３をセットし、これにより、ループ フィルタ回路によりＶＣＯに印加される制御電圧のプルアップが開始される。ス タートアップ回路は、オーバーシュート後の第１の「減速」信号で再びディスエ ーブルされる。 ループフィルタ回路１６の現在好ましい実施形態のより詳細な概略回路図が、 図５に示される。スタートアップ回路３０、微細電圧制御回路３２、およびフィ ルタ３４が、それぞれ点線の囲いの中に示されている。 スタートアップ回路３０の１回ｎ番目エッジ検出器４０は、入力６２上の基準 クロック信号のエッジをカウントするモジュラ８カウンタとして構成される、複 数のラッチ６４、６５および６６を含む。スタートアップ回路の動作において、 チップがリセットされると、ＰＬＬ回路はディスエーブルされ、フリップフロッ プ６１を含む、スタートアップ回路のラッチはすべて、ゼロにリセットされる。 ゲート６０は、フリップフロップ６１からの出力信号および６２の基準クロック 信号が同時に存在することにより、クリアされる（すなわち、イネーブルされる ）。次いで、スタートアップ回路３０は、モジュラ８カウンタのリップルセル（ ラッチ）６４、６５および６６にわたる基準クロックの伝搬により、ゲート６０ を通過することを可能にされている入力６２に入ってくる基準クロック信号のエ ッジをカウントし始める。ゲート６０により提供される反転により、リップルセ ルによりカウントされる４番目の完全な基準クロックサイクルの立ち上がりエッ ジが検出され、ラッチ６８がセットされる。これが起こると、スタートアップが 開始され、装置７０をオンにし且つキャパシタ７２を急速充電することにより、 ＰＬＬ回路の位相ロックプロセスが起動する。 具体的には、ラッチ６８をセットすることにより、ＰＭＯＳトランジスタ７０ を含むプルアップ装置がイネーブルされ、そして、ワンショットフリップフロッ プ６１がセットされ、それにより、ゲート６０から信号を除去し、その結果、基 準クロックは、それ以上ゲートを通過することができなくなる。従って、リップ ルセル６４、６５および６６のすべてが効果的にディスエーブルされ、これらの リップルセルが、次のリセットまで再びクロックされることを防ぐ。プルアップ 装置７０のイネーブルの結果、フィルタ３４のキャパシタ７２の急速充電により 制御電圧が急速に増加する。プルアップ装置がオンのままにされると、フィルタ の出力でのＶＣＯへの制御電圧は、プルアップトランジスタが結合される電源電 圧Ｖ_DDに達するまで上昇し続ける。従って、適切な時間にこの出力電圧を遮断す ることが望ましく且つ必要である。これは、「減速」信号が入力７５で活性にな ると起こる。後者の信号は、スタートアップ回路および微細電圧制御回路３２の 両方に付与される。これにより、スタートアップ回路がディスエーブルされ、そ の結果、そのリップルセルのすべてがリセットされる。それと同時に、イネーブ ルーディスエーブルラッチ６８がリセットされ、プルアップ装置７０がオフにさ れる。その結果、その時点で制御電圧のプルアップが止まり、キャパシタ７２は 、その電荷レベルを保持し、そして、微細電圧制御回路３２の動作により制御電 圧を漸増的に調節したままである。 回路３２は、入力７５および７６上の、位相比較器からのそれぞれの「減速」 および「加速」コマンドまたは指示信号に応答して動作し続ける。これらの信号 は急速に、ＶＣＯへの適切な制御電圧レベルと、ローカルクロック周波数および 基準クロック周波数の位相ロックとを達成する。微細電圧制御回路の、電圧を上 昇させる応答は、ＰＭＯＳ装置７８により制御され、電圧を下降させる応答は、 ＮＭＯＳ装置７９により制御される。装置７８および７９は、ほぼ同じ大きさで あるが、プルアップ装置７０よりもほぼ１つのオーダだけ小さい。装置７８およ び７９を流れるそれぞれのバイアス電流は、プルアップ装置７０を流れる最大電 流の約１／１０から約１／１００の範囲になるように設定され、その結果として 得られるキャパシタ７２の電圧は、キャパシタ７２を漸増的に充電および放電し て、制御電圧の最終ロックレベルを達成する役割を果たす。別のＮＭＯＳトラン ジスタ８０は、ＰＬＬ回路がリセットされると、スタートアップ時の位相ロック プロセスの新しいサイクルの準備のために、キャパシタ７２をアースに放電する ために使用される。 本明細書において、本発明を実施するために現在意図されているベストモード が説明されたが、本発明の真の精神および範囲から逸脱することなく、開示され た方法および実施形態の変形および改変がなされ得ることが、当業者により認識 される。 例えば、本発明の原理は、好適な実施形態を反転した状態で実施され得る。こ の場合、制御電圧を、ゼロすなわちアース電位（すなわち、Ｖ_SS）から、最終ロ ックレベルを上回るレベルにブーストし、次いで、「速すぎる」（「減速」）信 号を受け取るとスタートアップ回路がディスエーブルされ、制御信号には、Ｖ_DD から、最終ロックレベルを下回る（すなわち、最終ロックレベルよりも正でない （すなわち、最終ロックレベルよりも負である））レベル（上記レベルのアンダ ーシュート）への急速な降下が起こり、次いで、「遅すぎる」（「加速」）信号 を受け取ると、スタートアップ回路がディスエーブルされる。電圧レベルの降下 は、好適な実施形態のプルアップ回路の実質的に鏡像であるプルダウン回路によ り達成される。漸増的な調節は、上記と同じ態様で実行される。但し、初期調節 は、制御電圧を増加させて、制御電圧をアンダーシュートレベルから最終ロック レベルに戻すために行われる。 従って、本発明は、添付の請求の範囲と、適用可能な法律の規則および原理と によってのみ限定されるべきであることが意図される。

───────────────────────────────────────────────────── 【要約の続き】 これにより、選択されたサイクルエッジから測定され る、位相ロックを達成するために必要とされる時間間隔 を低減する。ループフィルタはまた、プルアップレベル に達する制御電圧に応答して、制御電圧を、位相ロック を達成するために必要とされるレベルに漸増的に低減す る。

Claims (1)

1. 【特許請求の範囲】 １．局所的に生成された周波数を基準周波数と位相ロックする、装置により実現 される方法であって、位相比較器に該ローカル周波数および該基準周波数を付与 して、該周波数のうちの一方の位相の、他方に関して遅れているまたは進んでい る特性を示す制御信号を生成するステップと、該制御信号または該制御信号の導 関数をフィードバック信号として用いて、該位相の該遅れているまたは進んでい る特性をゼロにし、該２つの周波数の該位相を整合させるステップと、を包含し 、該装置が初期動作を開始した後該基準周波数が安定化することを可能にし、安 定化すると、該制御信号のレベルを、該２つの周波数間の位相差がゼロとなるロ ックレベルよりも下または上の初期基準レベルから、それぞれ該ロックレベルを 上回るまたは下回るレベルに連続的に線形増加または減少させて即座にブースト し、該２つの周波数の位相ロックを達成するために必要とされる時間を短縮する ステップをさらに包含する、方法。 ２．前記ロックレベルを上回るまたは下回る前記レベルに達した直後に、前記制 御信号のレベルを該ロックレベルに向かって漸増的に調節するステップをさらに 包含する、請求項１に記載の装置により実現される方法。 ３．前記装置が初期動作を開始した後前記基準周波数が安定化することを可能に する前記ステップが、スタートアップ回路を使用して、該初期動作の開始から所 定数のサイクル後に該基準周波数の選択されたエッジを、安定化を示すものとし て検出し、そのような検出がなされると、前記制御信号のレベルを即座にブース トするステップをトリガする、請求項２に記載の装置により実現される方法。 ４．前記ロックレベルを上回るまたは下回る前記レベルに達した後、前記制御信 号のレベルの、該ロックレベルに向かう最初の漸増的な調節が行われるとすぐに 、前記スタートアップ回路をオフにするステップをさらに包含する、請求項３に 記載の装置により実現される方法。 ５．前記装置の動作の再開のたびに、前記スタートアップ回路をオンに戻し、該 スタートアップ回路が、動作の各該再開から所定数のサイクル後に、前記基準周 波数の前記選択されたエッジを、該基準周波数の安定化を示すものとして再び検 出することを可能にするステップと、該検出がなされるたびに、前記制御信号の レベルを前記ロックレベルを上回るまたは下回るレベルに即座にブーストする前 記ステップをトリガするステップと、を包含する、請求項４に記載の装置により 実現される方法。 ６．電圧により制御される発振器（ＶＣＯ）が、ローカル周波数を、所定の基準 周波数の倍数として生成し、該ＶＣＯが、制御電圧のレベルの変動に応答し、そ れに応じて該ローカル周波数の位相を該基準周波数の位相に関して変える、局所 的に生成された周波数を基準周波数に位相ロックする装置と、該ローカル周波数 および該基準周波数に応答して、該ローカル周波数および該基準周波数の相対位 相の比較を行い、該ローカル周波数の位相の、該基準周波数の位相に関して遅れ ているまたは進んでいる特性を示す制御信号を生成する位相比較器と、該制御信 号に応答して、該制御信号から、該ローカル周波数と該基準周波数との間の位相 関係を表すレベルを有する制御電圧を得るための電圧発生器と、該電圧発生器に より生成された該制御電圧を該ＶＣＯに印加して、該制御信号により示される、 該ローカル周波数の位相の、該基準周波数の位相に関して該遅れているまたは進 んでいる特性を低減して、これにより該２つの周波数間の位相差をそれに応じて 低減し、それにより、該位相差を最終的にゼロにする手段と、ともに使用するた めの、改良であって、 該装置が初期動作を開始した後に該基準周波数の安定化に応答し、安定化する と、該制御電圧のレベルを、該２つの周波数間の位相差がゼロにされるロックレ ベルよりも下または上の初期基準レベルから、それぞれ該ロックレベルを上回る または下回るレベルに連続的に線形増加または減少させて、該制御電圧のレベル を即座にブーストし、該２つの周波数の位相ロックを達成するために必要とされ る時間を低減する手段を含む、改良。 ７．前記ロックレベルを上回るまたは下回る前記レベルに達する前記制御電圧に 応答し、その直後に、該制御電圧のレベルを、該ロックレベルに向かって漸増的 に調節する手段をさらに含む、請求項６に記載の改良。 ８．前記装置が初期動作を開始してから所定数のサイクル後に前記基準周波数の 選択されたエッジを、該基準周波数の安定化を示すものとして検出するスタート アップ回路をさらに含み、ここで、 安定化すると前記制御電圧のレベルを即座にブーストする前記手段が、該検出 に応答して、該ブーストをトリガする手段を含む、請求項６に記載の改良。 ９．前記ロックレベルを上回るまたは下回るそれぞれの前記レベルに達する前記 制御電圧に応答して、その直後に、該制御電圧のレベルを、該ロックレベルに向 かって漸増的に調節する手段と、 該ロックレベルを上回るまたは下回るそれぞれの該レベルに達した後、前記制 御信号のレベルの該ロックレベルに向かう最初の該漸増的な調節が行われるとす ぐに、前記スタートアップ回路をオフにする手段と、をさらに含む、請求項８に 記載の改良。 １０．前記装置の動作の再開のたびに、前記スタートアップ回路をオンに戻し、 該スタートアップ回路が、動作の各再開から所定数のサイクル後に、前記基準周 波数の前記選択されたエッジを、該基準周波数の安定化を示すものとして再び検 出することを可能にする手段を含み、ここで、 該検出に応答して、即座のブーストをトリガする前記手段が、各該検出に応答 して、トリガを行う、請求項９に記載の改良。 １１．前記ロックレベルを上回るまたは下回るそれぞれの前記レベルに達する前 記制御電圧に応答して、該レベルに達すると前記スタートアップ回路をオフにす る手段を含む、請求項８に記載の改良。 １２．前記所定数のサイクルは、前記装置の開始または動作再開後から最初の４ つのサイクルの範囲内である、請求項８に記載の改良。 １３．ローカルクロック周波数および基準周波数の位相を同期する位相ロックル ープ（ＰＬＬ）回路チップであって、 該ローカルクロック周波数の位相と該基準周波数の位相とを比較して、いかな る相対位相差をも低減し、それにより、最終的に該ローカルクロック周波数を該 基準周波数に位相ロックするために、該ローカルクロック周波数の調節の方向を 示す制御信号を生成する位相比較器と、 電圧により制御される発振器（ＶＣＯ）であって、該発振器に印加される制御 電圧に応答し、該ローカルクロック周波数が得られる発振信号周波数を生成する 発振器と、 該位相比較器からの該制御信号に応答し、該ＶＣＯに印加するための制御電圧 を発生させて、該ローカルクロック周波数を、該相対位相差の低減のための該制 御信号により示される方向に調節するループフィルタと、を含み、該ループフィ ルタが、該ＰＬＬ回路の動作またはリセットの開始後に該基準周波数の所定のサ イクルの選択されたエッジを、該基準周波数の安定化の指示として検出するスタ ートアップ回路と、該選択されたエッジの検出に応答し、この検出がなされると 、該制御電圧を、実質的にゼロボルトである初期レベルから、該位相ロックを達 成するために必要とされる制御電圧レベルを上回る所定のプルアップレベルに線 形にブーストし、それにより、該選択されたエッジの検出から得られる該基準周 波数の安定化の指示から測定される、位相ロックに必要とされる時間間隔を低減 する手段と、を含む、ＰＬＬ回路チップ。 １４．前記ループフィルタが、前記プルアップレベルに達する前記制御電圧レベ ルに応答し、その際に、前記スタートアップ回路をオフにし、それにより、前記 スタートアップ回路が前記ローカルクロック周波数および前記基準周波数の位相 ロックの達成に及ぼすさらなる影響を取り除く手段を含む、請求項１３に記載の ＰＬＬ回路チップ。 １５．前記ループフィルタが、前記プルアップレベルに達する前記制御電圧レベ ルに応答し、該制御電圧を、位相ロックを達成するために必要とされる前記レベ ルに漸増的に低減する手段を含む、請求項１３に記載のＰＬＬ回路チップ。 １６．前記ループフィルタが、前記プルアップレベルに達した後、前記制御電圧 の初期の漸増的な低減に応答し、その際に、前記スタートアップ回路をオフにす る手段を含む、請求項１５に記載のＰＬＬ回路チップ。 １７．前記ループ回路が、前記チップがリセットされると、前記制御電圧のレベ ルを実質的にゼロボルトに戻す手段を含む、請求項１５に記載のＰＬＬ回路チッ プ。 １８．前記ループ回路が、前記ＰＬＬ回路がリセットされるまで前記スタートア ップ回路をオフ状態に維持し、且つ、リセットされると、該スタートアップ回路 が、前記基準周波数の前記所定のサイクルの前記選択されたエッジを再び検出す ることを可能にし、それにより、該検出に応答する前記手段による制御電圧応答 の線形ブーストを開始する手段を含む、請求項１６に記載のＰＬＬ回路チップ。 １９．前記基準周波数の前記選択されたエッジが、前記ＰＬＬ回路の動作または リセットの開始後の最初の４サイクルの範囲内である、請求項１３に記載のＰＬ Ｌ回路チップ。