JP2953992B2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JP2953992B2 JP2953992B2 JP7136397A JP13639795A JP2953992B2 JP 2953992 B2 JP2953992 B2 JP 2953992B2 JP 7136397 A JP7136397 A JP 7136397A JP 13639795 A JP13639795 A JP 13639795A JP 2953992 B2 JP2953992 B2 JP 2953992B2
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- voltage
- bias
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- 239000003990 capacitor Substances 0.000 claims description 12
- 238000013459 approach Methods 0.000 claims description 5
- 238000013500 data storage Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000004043 responsiveness Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＰＬＬ（Ｐｈａｓｅ Ｌ
ｏｃｋｅｄ Ｌｏｏｐ）回路に関し、特に速応性、耐雑
音性が要求されるＰＬＬ回路に関する。
ｏｃｋｅｄ Ｌｏｏｐ）回路に関し、特に速応性、耐雑
音性が要求されるＰＬＬ回路に関する。
【０００２】
【従来の技術】一般にＰＬＬ回路は、基準信号とＶＣＯ
（電圧制御発振器）の出力信号との位相差を検出し、位
相差に応じた制御電圧を生成してＶＣＯに供給し周波数
制御している。また、雑音に対して安定に動作するよう
に、ループフィルタを設けて制御電圧に含まれている高
周波成分を除去している。
（電圧制御発振器）の出力信号との位相差を検出し、位
相差に応じた制御電圧を生成してＶＣＯに供給し周波数
制御している。また、雑音に対して安定に動作するよう
に、ループフィルタを設けて制御電圧に含まれている高
周波成分を除去している。
【０００３】
【発明が解決しようとする課題】上述したＰＬＬ回路に
おいてループフィルタの時定数を大きくすれば、ＶＣＯ
の制御電圧に含まれる高周波成分を少なくでき、ＰＬＬ
ループの耐雑音性を高めるができる。しかし、その反
面、ＰＬＬループの引込み時間が長くなって速応性が悪
くなる。従って、このようなＰＬＬ回路を使用した装置
では、周波数を切替えときに引込み時間が制限時間を超
えて正常に動作しないという問題点を有している。
おいてループフィルタの時定数を大きくすれば、ＶＣＯ
の制御電圧に含まれる高周波成分を少なくでき、ＰＬＬ
ループの耐雑音性を高めるができる。しかし、その反
面、ＰＬＬループの引込み時間が長くなって速応性が悪
くなる。従って、このようなＰＬＬ回路を使用した装置
では、周波数を切替えときに引込み時間が制限時間を超
えて正常に動作しないという問題点を有している。
【０００４】本発明の目的は、速応性および耐雑音性に
優れたＰＬＬ回路を提供することにある。
優れたＰＬＬ回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明のＰＬＬ回路は、
制御電圧に応じた周波数の出力信号を生成するＶＣＯ
と、基準周波数信号と前記ＶＣＯの出力信号との位相差
を検出して位相差電圧を出力する位相比較部と、前記位
相差電圧に含まれる高周波成分を除去して前記制御電圧
として前記ＶＣＯに供給する抵抗およびコンデンサから
なる低域フィルタと、前記ＶＣＯの出力信号の周波数を
アドレスとして前記制御電圧の値をバイアスデータとし
て予め記憶する記憶手段と、この記憶手段が出力する前
記バイアスデータに基づきバイアス電圧を発生するバイ
アス電圧発生手段と、前記バイアス電圧を前記低域フィ
ルタのコンデンサに供給するスイッチと、このスイッチ
をオンオフ制御するスイッチ制御御手段とを備え、前記
スイッチ制御御手段は、前記位相差電圧および前記バイ
アス電圧をそれぞれ受けて比較し、前記位相差電圧の直
流成分と前記バイアス電圧との電圧差があるときは前記
スイッチをオンとして前記バイアス電圧を前記低域フィ
ルタのコンデンサに供給し、前記位相差電圧の直流成分
が前記バイアス電圧に近付いたときに前記スイッチをオ
フとして前記バイアス電圧の供給を断する構成である。
制御電圧に応じた周波数の出力信号を生成するＶＣＯ
と、基準周波数信号と前記ＶＣＯの出力信号との位相差
を検出して位相差電圧を出力する位相比較部と、前記位
相差電圧に含まれる高周波成分を除去して前記制御電圧
として前記ＶＣＯに供給する抵抗およびコンデンサから
なる低域フィルタと、前記ＶＣＯの出力信号の周波数を
アドレスとして前記制御電圧の値をバイアスデータとし
て予め記憶する記憶手段と、この記憶手段が出力する前
記バイアスデータに基づきバイアス電圧を発生するバイ
アス電圧発生手段と、前記バイアス電圧を前記低域フィ
ルタのコンデンサに供給するスイッチと、このスイッチ
をオンオフ制御するスイッチ制御御手段とを備え、前記
スイッチ制御御手段は、前記位相差電圧および前記バイ
アス電圧をそれぞれ受けて比較し、前記位相差電圧の直
流成分と前記バイアス電圧との電圧差があるときは前記
スイッチをオンとして前記バイアス電圧を前記低域フィ
ルタのコンデンサに供給し、前記位相差電圧の直流成分
が前記バイアス電圧に近付いたときに前記スイッチをオ
フとして前記バイアス電圧の供給を断する構成である。
【０００６】また、前記ＶＣＯに供給される前記制御電
圧を受けて前記バイアスデータを生成して前記記憶手段
へ出力するバイアスデータ生成手段を備えていてもよ
い。
圧を受けて前記バイアスデータを生成して前記記憶手段
へ出力するバイアスデータ生成手段を備えていてもよ
い。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例を示すブロック図
である。ここで、ＰＬＬループは、制御電圧Ｖｃに応じ
て周波数制御して出力信号Ｓ１を生成するＶＣＯ（電圧
制御発振部）１と、基準周波数信号Ｓ２とＶＣＯの出力
信号Ｓ１との位相差を検出して位相差に応じた位相差電
圧Ｖｄを出力する位相比較部２と、位相差電圧Ｖｄに含
まれる高周波成分を除去して制御電圧Ｖｃを出力するル
ープフィルタ３とにより形成されている。
である。ここで、ＰＬＬループは、制御電圧Ｖｃに応じ
て周波数制御して出力信号Ｓ１を生成するＶＣＯ（電圧
制御発振部）１と、基準周波数信号Ｓ２とＶＣＯの出力
信号Ｓ１との位相差を検出して位相差に応じた位相差電
圧Ｖｄを出力する位相比較部２と、位相差電圧Ｖｄに含
まれる高周波成分を除去して制御電圧Ｖｃを出力するル
ープフィルタ３とにより形成されている。
【０００９】なお、出力信号Ｓ１の周波数を所望周波数
に切替える場合、基準周波数信号Ｓ２の周波数を所望周
波数に切替えるようにしてもよいし、ＶＣＯの出力信号
Ｓ１を所定比に分周する可変分周部を設け、分周出力を
位相比較器２に入力するようにしてもよい。また、位相
比較器２とループフィルタ３との間に、パルス信号によ
り充放電を行うチャージポンプ回路を具備して構成して
もよい。
に切替える場合、基準周波数信号Ｓ２の周波数を所望周
波数に切替えるようにしてもよいし、ＶＣＯの出力信号
Ｓ１を所定比に分周する可変分周部を設け、分周出力を
位相比較器２に入力するようにしてもよい。また、位相
比較器２とループフィルタ３との間に、パルス信号によ
り充放電を行うチャージポンプ回路を具備して構成して
もよい。
【００１０】ループフィルタ３は、抵抗３１とコンデン
サ３２とで構成される低域フィルタであり、このコンデ
ンサ３２には、スイッチ４を介してバイアス電圧Ｖｂが
供給される。スイッチ４はスイッチ制御部５によってオ
ンオフ制御される。
サ３２とで構成される低域フィルタであり、このコンデ
ンサ３２には、スイッチ４を介してバイアス電圧Ｖｂが
供給される。スイッチ４はスイッチ制御部５によってオ
ンオフ制御される。
【００１１】ところで、バイアスデータ記憶部７は、Ｖ
ＣＯ１の出力信号Ｓ１の周波数に対応する制御電圧Ｖｃ
の値を予め記憶するメモリであり、出力信号Ｓ１の周波
数を指定する周波数指定データＤａをアドレスとして、
この指定周波数に対応する制御電圧Ｖｃの値をバイアス
データＤｂとして予め記憶している。
ＣＯ１の出力信号Ｓ１の周波数に対応する制御電圧Ｖｃ
の値を予め記憶するメモリであり、出力信号Ｓ１の周波
数を指定する周波数指定データＤａをアドレスとして、
この指定周波数に対応する制御電圧Ｖｃの値をバイアス
データＤｂとして予め記憶している。
【００１２】バイアス電圧発生部６は、バイアスデータ
記憶部７が出力するバイアスデータＤｂが示す電圧値の
バイアス電圧Ｖｂを発生する一種のＤ−Ａ変換器であ
る。このバイアス電圧Ｖｂは、ＶＣＯ１の出力信号Ｓ１
が周波数指定データＤａによって指定される周波数とな
るときの制御電圧Ｖｃと同じ電圧値である。
記憶部７が出力するバイアスデータＤｂが示す電圧値の
バイアス電圧Ｖｂを発生する一種のＤ−Ａ変換器であ
る。このバイアス電圧Ｖｂは、ＶＣＯ１の出力信号Ｓ１
が周波数指定データＤａによって指定される周波数とな
るときの制御電圧Ｖｃと同じ電圧値である。
【００１３】スイッチ制御部５は、機器の電源投入後あ
るいは周波数切替え後、ＰＬＬ回路が動作状態になるま
での期間はスイッチ４をオンとし、ＰＬＬ回路が動作状
態になった後はスイッチ４をオフするように制御する。
このため、位相比較部２が出力する位相差電圧Ｖｄの直
流成分とバイアス電圧発生部６が出力するバイアス電圧
Ｖｂとを比較し、位相差電圧Ｖｄの直流成分とバイアス
電圧Ｖｂとの電圧差があるときはスイッチ４をオンと
し、位相差電圧Ｖｄの直流成分がバイアス電圧Ｖｂに近
付いたときにスイッチ４をオフするように設定する。な
お、ＰＬＬ回路の動作状態とは、ＰＬＬ回路の引込み動
作が完了して所望周波数の出力信号を出力できる状態を
意味している。
るいは周波数切替え後、ＰＬＬ回路が動作状態になるま
での期間はスイッチ４をオンとし、ＰＬＬ回路が動作状
態になった後はスイッチ４をオフするように制御する。
このため、位相比較部２が出力する位相差電圧Ｖｄの直
流成分とバイアス電圧発生部６が出力するバイアス電圧
Ｖｂとを比較し、位相差電圧Ｖｄの直流成分とバイアス
電圧Ｖｂとの電圧差があるときはスイッチ４をオンと
し、位相差電圧Ｖｄの直流成分がバイアス電圧Ｖｂに近
付いたときにスイッチ４をオフするように設定する。な
お、ＰＬＬ回路の動作状態とは、ＰＬＬ回路の引込み動
作が完了して所望周波数の出力信号を出力できる状態を
意味している。
【００１４】バイアスデータ生成部８は、バイアスデー
タ記憶部７にバイアスデータを予め記憶させるために設
けてあり、ＶＣＯ１の制御電圧Ｖｃを受けてディジタル
データを変換するＡ−Ｄ変換機能を有している。バイア
スデータを記憶させる際は、スイッチ４をオフ状態と
し、ＶＣＯ１の出力信号Ｓ１が所望周波数になるように
制御電圧Ｖｃを設定する。このとき、所望周波数を示す
周波数指定データＤａをアドレスとして、バイアスデー
タ生成部８の出力データをバイアスデータ記憶部７に記
憶させる。
タ記憶部７にバイアスデータを予め記憶させるために設
けてあり、ＶＣＯ１の制御電圧Ｖｃを受けてディジタル
データを変換するＡ−Ｄ変換機能を有している。バイア
スデータを記憶させる際は、スイッチ４をオフ状態と
し、ＶＣＯ１の出力信号Ｓ１が所望周波数になるように
制御電圧Ｖｃを設定する。このとき、所望周波数を示す
周波数指定データＤａをアドレスとして、バイアスデー
タ生成部８の出力データをバイアスデータ記憶部７に記
憶させる。
【００１５】バイアスデータ生成部８は、例えば図３に
示すように、基準電圧を発生する基準電圧源８１と、基
準電圧を分圧するための複数の抵抗からなる抵抗列８２
と、抵抗列８２のタップを選択する選択スイッチ８３
と、選択スイッチ８３の出力電圧と制御電圧Ｖｃとを比
較するコンパレータ８４と、選択スイッチ８３の出力電
圧と制御電圧Ｖｃとが等しくなるように選択スイッチ８
３を制御し、選択したスイッチに対応する値をバイアス
データとして出力するエンコーダ８５とを有している。
示すように、基準電圧を発生する基準電圧源８１と、基
準電圧を分圧するための複数の抵抗からなる抵抗列８２
と、抵抗列８２のタップを選択する選択スイッチ８３
と、選択スイッチ８３の出力電圧と制御電圧Ｖｃとを比
較するコンパレータ８４と、選択スイッチ８３の出力電
圧と制御電圧Ｖｃとが等しくなるように選択スイッチ８
３を制御し、選択したスイッチに対応する値をバイアス
データとして出力するエンコーダ８５とを有している。
【００１６】次に、出力信号Ｓ１の周波数を切替えると
きの動作を説明する。
きの動作を説明する。
【００１７】まず、ＶＣＯ１の出力周波数を指定する周
波数指定データＤａをバイアスデータ記憶部７に与え
る。バイアスデータ記憶部７は、周波数指定データＤａ
に対応する予め記憶されたバイアスデータＤｂを出力す
る。バイアスデータ生成部８は、バイアスデータＤｂを
受けて、指定周波数に対応する制御電圧Ｖｃに相当する
バイアス電圧Ｖｂを発生する。
波数指定データＤａをバイアスデータ記憶部７に与え
る。バイアスデータ記憶部７は、周波数指定データＤａ
に対応する予め記憶されたバイアスデータＤｂを出力す
る。バイアスデータ生成部８は、バイアスデータＤｂを
受けて、指定周波数に対応する制御電圧Ｖｃに相当する
バイアス電圧Ｖｂを発生する。
【００１８】このとき、位相比較部２が出力する位相差
電圧Ｖｄの直流成分とバイアス電圧発生部６が出力する
バイアス電圧Ｖｂとに差が生じるので、スイッチ制御部
５はスイッチ４をオンとする。バイアス電圧Ｖｂは、ス
イッチ４を介してループフィルタ３のコンデンサ３２に
供給され、コンデンサ３２を短時間に充電してＶＣＯ１
に印加される。ＶＣＯ１は、バイアス電圧Ｖｂを受けて
指定周波数に近い周波数の出力信号Ｓ１を出力する。そ
の後、位相差電圧Ｖｄの直流成分がバイアス電圧Ｖｂに
近付いたとき、スイッチ制御部５はスイッチ４をオフと
し、ＰＬＬ回路を動作状態として周波数を安定させる。
電圧Ｖｄの直流成分とバイアス電圧発生部６が出力する
バイアス電圧Ｖｂとに差が生じるので、スイッチ制御部
５はスイッチ４をオンとする。バイアス電圧Ｖｂは、ス
イッチ４を介してループフィルタ３のコンデンサ３２に
供給され、コンデンサ３２を短時間に充電してＶＣＯ１
に印加される。ＶＣＯ１は、バイアス電圧Ｖｂを受けて
指定周波数に近い周波数の出力信号Ｓ１を出力する。そ
の後、位相差電圧Ｖｄの直流成分がバイアス電圧Ｖｂに
近付いたとき、スイッチ制御部５はスイッチ４をオフと
し、ＰＬＬ回路を動作状態として周波数を安定させる。
【００１９】図２は、本発明の他の実施例を示すブロッ
ク図であり、スイッチとしてトランジスタを使用した一
例を示している。ここではコンパレータ５１が、位相差
電圧Ｖｄとバイアス電圧Ｖｂとを比較してトランジスタ
４１のベース電流を制御してオンオフ制御している。ま
た、ループフィルタとしては、コンデンサに抵抗を直列
に接続して構成している。
ク図であり、スイッチとしてトランジスタを使用した一
例を示している。ここではコンパレータ５１が、位相差
電圧Ｖｄとバイアス電圧Ｖｂとを比較してトランジスタ
４１のベース電流を制御してオンオフ制御している。ま
た、ループフィルタとしては、コンデンサに抵抗を直列
に接続して構成している。
【００２０】
【発明の効果】以上説明したように本発明によれば、Ｖ
ＣＯの出力周波数に対応する制御電圧値を予めメモリに
記憶させておき、ＰＬＬ回路が動作状態になる以前に、
該当する制御電圧値をメモリから読出して、該当する制
御電圧値と同じ値のバイアス電圧を発生させ、スイッチ
を介してループフィルタのコンデンサに供給して短時間
に充電し、その後、ＰＬＬ回路が生成する制御電圧がバ
イアス電圧に近付いときに、スイッチをオフしてバイア
ス電圧の供給を停止することにより、耐雑音性を高める
とためにループフィルタの時定数を大きくしても、ＰＬ
Ｌ回路の引込み時間を短縮して速応性も高めることがで
きる。
ＣＯの出力周波数に対応する制御電圧値を予めメモリに
記憶させておき、ＰＬＬ回路が動作状態になる以前に、
該当する制御電圧値をメモリから読出して、該当する制
御電圧値と同じ値のバイアス電圧を発生させ、スイッチ
を介してループフィルタのコンデンサに供給して短時間
に充電し、その後、ＰＬＬ回路が生成する制御電圧がバ
イアス電圧に近付いときに、スイッチをオフしてバイア
ス電圧の供給を停止することにより、耐雑音性を高める
とためにループフィルタの時定数を大きくしても、ＰＬ
Ｌ回路の引込み時間を短縮して速応性も高めることがで
きる。
【図１】本発明の一実施例を示すブロック図である。
【図２】本発明の他の実施例を示すブロック図である。
【図３】バイアスデータ生成部８の一例を示すブロック
図である。
図である。
１ ＶＣＯ（電圧制御発振部） ２ 位相比較部 ３ ループフィルタ ４ スイッチ ５ スイッチ制御部 ６ バイアス電圧発生部 ７ バイアスデータ記憶部 ８ バイアスデータ生成部 ３１ ループフィルタ３の抵抗 ３２ ループフィルタ３のコンデンサ Ｄａ 周波数指定データ Ｄｂ バイアスデータ Ｓ１ 出力信号 Ｓ２ 基準周波数信号 Ｖｂ バイアス電圧 Ｖｃ 制御電圧 Ｖｄ 位相差電圧
Claims (2)
- 【請求項１】 制御電圧に応じた周波数の出力信号を生
成するＶＣＯと、基準周波数信号と前記ＶＣＯの出力信
号との位相差を検出して位相差電圧を出力する位相比較
部と、前記位相差電圧に含まれる高周波成分を除去して
前記制御電圧として前記ＶＣＯに供給する抵抗およびコ
ンデンサからなる低域フィルタと、前記ＶＣＯの出力信
号の周波数をアドレスとして前記制御電圧の値をバイア
スデータとして予め記憶する記憶手段と、この記憶手段
が出力する前記バイアスデータに基づきバイアス電圧を
発生するバイアス電圧発生手段と、前記バイアス電圧を
前記低域フィルタのコンデンサに供給するスイッチと、
このスイッチをオンオフ制御するスイッチ制御御手段と
を備え、 前記スイッチ制御御手段は、前記位相差電圧および前記
バイアス電圧をそれぞれ受けて比較し、前記位相差電圧
の直流成分と前記バイアス電圧との電圧差があるときは
前記スイッチをオンとして前記バイアス電圧を前記低域
フィルタのコンデンサに供給し、前記位相差電圧の直流
成分が前記バイアス電圧に近付いたときに前記スイッチ
をオフとして前記バイアス電圧の供給を断することを特
徴とするＰＬＬ回路。 - 【請求項２】前記ＶＣＯに供給される前記制御電圧を受
けて前記バイアスデータを生成して前記記憶手段へ出力
するバイアスデータ生成手段を備えることを特徴とする
請求項１記載のＰＬＬ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7136397A JP2953992B2 (ja) | 1995-06-02 | 1995-06-02 | Ｐｌｌ回路 |
| GB9606290A GB2301718B (en) | 1995-06-02 | 1996-03-26 | PLL circuit |
| AU50324/96A AU700422B2 (en) | 1995-06-02 | 1996-03-26 | PLL circuit |
| US08/621,603 US5656975A (en) | 1995-06-02 | 1996-03-26 | PLL circuit having filter with switched bias voltage for quick response |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7136397A JP2953992B2 (ja) | 1995-06-02 | 1995-06-02 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08330954A JPH08330954A (ja) | 1996-12-13 |
| JP2953992B2 true JP2953992B2 (ja) | 1999-09-27 |
Family
ID=15174213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7136397A Expired - Fee Related JP2953992B2 (ja) | 1995-06-02 | 1995-06-02 | Ｐｌｌ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5656975A (ja) |
| JP (1) | JP2953992B2 (ja) |
| AU (1) | AU700422B2 (ja) |
| GB (1) | GB2301718B (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5889829A (en) * | 1997-01-07 | 1999-03-30 | Microchip Technology Incorporated | Phase locked loop with improved lock time and stability |
| US5874863A (en) * | 1997-11-19 | 1999-02-23 | Microchip Technology Incorporated | Phase locked loop with fast start-up circuitry |
| US6380800B1 (en) * | 1999-12-30 | 2002-04-30 | Micron Technology, Inc. | Pump area reduction through the use of passive RC-filters or active filters |
| US6680654B2 (en) * | 2001-10-24 | 2004-01-20 | Northrop Grumman Corporation | Phase locked loop with offset cancellation |
| US6549079B1 (en) * | 2001-11-09 | 2003-04-15 | Analog Devices, Inc. | Feedback systems for enhanced oscillator switching time |
| US6714085B1 (en) | 2002-10-24 | 2004-03-30 | General Dynamics Decision Systems, Inc | Prepositioned frequency synthesizer and method therefor |
| DE10336297B4 (de) * | 2003-08-04 | 2006-09-07 | Atmel Germany Gmbh | Schaltung und Verfahren zum Erzeugen von Frequenzen mit einem Phasenregelkreis |
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| JP2007027981A (ja) * | 2005-07-13 | 2007-02-01 | Futaba Corp | 発振装置およびその制御方法 |
| US7369002B2 (en) * | 2005-07-28 | 2008-05-06 | Zarlink Semiconductor, Inc. | Phase locked loop fast lock method |
| TW200727591A (en) * | 2006-01-06 | 2007-07-16 | Realtek Semiconductor Corp | Phase lock loop (PLL) for rapid lock-in |
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Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4562410A (en) * | 1983-12-29 | 1985-12-31 | Rca Corporation | Phase lock loop prepositioning apparatus with feedback control |
| JPS6181027A (ja) * | 1984-09-28 | 1986-04-24 | Toshiba Corp | Ｐｌｌ回路 |
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-
1995
- 1995-06-02 JP JP7136397A patent/JP2953992B2/ja not_active Expired - Fee Related
-
1996
- 1996-03-26 GB GB9606290A patent/GB2301718B/en not_active Expired - Fee Related
- 1996-03-26 AU AU50324/96A patent/AU700422B2/en not_active Ceased
- 1996-03-26 US US08/621,603 patent/US5656975A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08330954A (ja) | 1996-12-13 |
| AU700422B2 (en) | 1999-01-07 |
| GB9606290D0 (en) | 1996-05-29 |
| AU5032496A (en) | 1996-12-12 |
| GB2301718A (en) | 1996-12-11 |
| GB2301718B (en) | 1997-05-28 |
| US5656975A (en) | 1997-08-12 |
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|
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