JP3253182B2 - 周波数調整回路 - Google Patents
周波数調整回路Info
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- JP3253182B2 JP3253182B2 JP18525793A JP18525793A JP3253182B2 JP 3253182 B2 JP3253182 B2 JP 3253182B2 JP 18525793 A JP18525793 A JP 18525793A JP 18525793 A JP18525793 A JP 18525793A JP 3253182 B2 JP3253182 B2 JP 3253182B2
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Description
【０００１】
【産業上の利用分野】本発明は、通信分野などに用いら
れるＰＬＬ(Phase Locked Loop) 回路などの周波数調整
回路に関するものである。
れるＰＬＬ(Phase Locked Loop) 回路などの周波数調整
回路に関するものである。
【０００２】
【従来の技術】図４は、従来のＰＬＬ周波数シンセサイ
ザの構成例を示すブロック図である。図４において、１
は発振周波数ｆ1 の電圧制御発振器（以下、ＶＣＯ(Vol
tage Control Oscillator)という）、２は分周比Ｎ１の
分周器、３は発振周波数ｆ2 の基準発振器、４は分周比
Ｎ２の分周器、５は位相比較器、６はローパスフィルタ
（以下、ＬＰＦ(Low Pass Filter) という）をそれぞれ
示している。
ザの構成例を示すブロック図である。図４において、１
は発振周波数ｆ1 の電圧制御発振器（以下、ＶＣＯ(Vol
tage Control Oscillator)という）、２は分周比Ｎ１の
分周器、３は発振周波数ｆ2 の基準発振器、４は分周比
Ｎ２の分周器、５は位相比較器、６はローパスフィルタ
（以下、ＬＰＦ(Low Pass Filter) という）をそれぞれ
示している。
【０００３】このような構成において、ＶＣＯ１から出
力された周波数ｆ1 の信号Ｓ1 は、分周器２で（１／Ｎ
１）に分周され、信号Ｓ2 として位相比較器５に入力さ
れる。一方、基準発振器３から出力された周波数ｆ2 の
信号Ｓ3 は、分周器４で（１／Ｎ２）に分周され、信号
Ｓ4 として位相比較器５に入力される。
力された周波数ｆ1 の信号Ｓ1 は、分周器２で（１／Ｎ
１）に分周され、信号Ｓ2 として位相比較器５に入力さ
れる。一方、基準発振器３から出力された周波数ｆ2 の
信号Ｓ3 は、分周器４で（１／Ｎ２）に分周され、信号
Ｓ4 として位相比較器５に入力される。
【０００４】位相比較器５では、入力信号Ｓ4 を基準に
して信号Ｓ2 との位相比較が行われる。位相比較器５の
出力は交流成分と直流成分（誤差出力電流）とからな
り、ＬＰＦ６に出力される。位相比較器５における直流
成分の値は、信号Ｓ4 に対して信号Ｓ2 の位相が進むか
遅れるかによって、正・負の極性と大きさが変化する。
して信号Ｓ2 との位相比較が行われる。位相比較器５の
出力は交流成分と直流成分（誤差出力電流）とからな
り、ＬＰＦ６に出力される。位相比較器５における直流
成分の値は、信号Ｓ4 に対して信号Ｓ2 の位相が進むか
遅れるかによって、正・負の極性と大きさが変化する。
【０００５】ＬＰＦ６では、位相比較器５の出力から交
流成分が除去されて直流成分のみが抽出され、ＶＣＯ１
に帰還される。これにより、ＶＣＯ１の出力信号Ｓ1 の
中心周波数は常に基準発振器３の出力信号Ｓ3 の位相に
追従し、下記に示す関係を満足するようになり、ＶＣＯ
１は、下記式を満足する周波数ｆ2 で発振する、いわゆ
るロック状態となる。 ｆ1 ／Ｎ１＝ｆ2 ／Ｎ２ また、ｆ2 の値は、分周器２の分周比Ｎ１を変えること
により、（ｆ2 ／Ｎ２）のステップで任意に変えること
ができる。
流成分が除去されて直流成分のみが抽出され、ＶＣＯ１
に帰還される。これにより、ＶＣＯ１の出力信号Ｓ1 の
中心周波数は常に基準発振器３の出力信号Ｓ3 の位相に
追従し、下記に示す関係を満足するようになり、ＶＣＯ
１は、下記式を満足する周波数ｆ2 で発振する、いわゆ
るロック状態となる。 ｆ1 ／Ｎ１＝ｆ2 ／Ｎ２ また、ｆ2 の値は、分周器２の分周比Ｎ１を変えること
により、（ｆ2 ／Ｎ２）のステップで任意に変えること
ができる。
【０００６】
【発明が解決しようとする課題】ところで、上述した回
路においては、たとえば電源がオンにされ回路が立ち上
がった直後や、分周器２の分周比Ｎ１が変更されたとき
は、ロック状態になく（アンロック状態）、ＬＰＦ６か
ら直流成分のみがＶＣＯ１に帰還され、しばらくの時間
が経過した後、ロック状態となる。このアンロック状態
からロック状態に遷移するに必要な時間（ロックアップ
タイム）は、ＬＰＦ６を構成するキャパシタＣ1(たとえ
ば500pF)、Ｃ2(たとえば0.2 μF)、抵抗素子Ｒ1(たとえ
ば10ｋΩ) により決定され、上述した従来の回路では、
安定なロック状態を保持するためなどの理由から、ロッ
クアップタイムの短縮は困難であった。特に、これは容
量の大きいキャパシタＣ2 への充電に時間がかかること
が原因である。
路においては、たとえば電源がオンにされ回路が立ち上
がった直後や、分周器２の分周比Ｎ１が変更されたとき
は、ロック状態になく（アンロック状態）、ＬＰＦ６か
ら直流成分のみがＶＣＯ１に帰還され、しばらくの時間
が経過した後、ロック状態となる。このアンロック状態
からロック状態に遷移するに必要な時間（ロックアップ
タイム）は、ＬＰＦ６を構成するキャパシタＣ1(たとえ
ば500pF)、Ｃ2(たとえば0.2 μF)、抵抗素子Ｒ1(たとえ
ば10ｋΩ) により決定され、上述した従来の回路では、
安定なロック状態を保持するためなどの理由から、ロッ
クアップタイムの短縮は困難であった。特に、これは容
量の大きいキャパシタＣ2 への充電に時間がかかること
が原因である。
【０００７】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、ロックアップタイムの短縮化を
図れる周波数調整回路を提供することにある。
のであり、その目的は、ロックアップタイムの短縮化を
図れる周波数調整回路を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明の周波数調整回路は、電圧制御発振器の発振
周波数を基準信号の周波数に追従させて周波数の調整を
行う周波数調整回路であって、上記電圧制御発振器の出
力信号と上記基準信号との位相差を検出する位相比較器
と、上記位相比較器の出力と基準電位との間に接続され
た第１のキャパシタと上記位相比較器の出力に一方の端
子が接続された抵抗素子と上記抵抗素子の他方の端子と
基準電位との間に接続された第２のキャパシタとを含み
上記位相比較器の出力信号に応じた直流成分を上記電圧
制御発振器に帰還するフィルタと、上記抵抗素子の両端
に現れる電圧波形の積分値を求めてその積分値に比例し
た電荷を上記第２のキャパシタに蓄積するブースト回路
とを有する。
め、本発明の周波数調整回路は、電圧制御発振器の発振
周波数を基準信号の周波数に追従させて周波数の調整を
行う周波数調整回路であって、上記電圧制御発振器の出
力信号と上記基準信号との位相差を検出する位相比較器
と、上記位相比較器の出力と基準電位との間に接続され
た第１のキャパシタと上記位相比較器の出力に一方の端
子が接続された抵抗素子と上記抵抗素子の他方の端子と
基準電位との間に接続された第２のキャパシタとを含み
上記位相比較器の出力信号に応じた直流成分を上記電圧
制御発振器に帰還するフィルタと、上記抵抗素子の両端
に現れる電圧波形の積分値を求めてその積分値に比例し
た電荷を上記第２のキャパシタに蓄積するブースト回路
とを有する。
【０００９】
【作用】本発明によれば、たとえば回路の立ち上げ直後
に、位相比較器において、基準信号を基準にして電圧制
御発振器の出力信号との位相比較が行われ、直流成分で
ある誤差出力電流を含む信号がフィルタに出力される。
なお、位相比較器における直流成分の値は、基準信号に
対して電圧制御発振器の出力信号の位相が進むか遅れる
かによって、正・負の極性と大きさが変化する。フィル
タでは、位相比較器の出力から直流成分のみが抽出さ
れ、電圧制御発振器に帰還される。また、このとき、フ
ィルタでは、入力された誤差出力電流が第１のキャパシ
タに蓄積され、第１のキャパシタの容量および抵抗素子
の抵抗値で決まる時定数をもってその電荷は第２のキャ
パシタに移動される。このとき、抵抗素子の両端には、
所定の電圧波形が現れる。
に、位相比較器において、基準信号を基準にして電圧制
御発振器の出力信号との位相比較が行われ、直流成分で
ある誤差出力電流を含む信号がフィルタに出力される。
なお、位相比較器における直流成分の値は、基準信号に
対して電圧制御発振器の出力信号の位相が進むか遅れる
かによって、正・負の極性と大きさが変化する。フィル
タでは、位相比較器の出力から直流成分のみが抽出さ
れ、電圧制御発振器に帰還される。また、このとき、フ
ィルタでは、入力された誤差出力電流が第１のキャパシ
タに蓄積され、第１のキャパシタの容量および抵抗素子
の抵抗値で決まる時定数をもってその電荷は第２のキャ
パシタに移動される。このとき、抵抗素子の両端には、
所定の電圧波形が現れる。
【００１０】フィルタの抵抗素子の両端に現れた電圧波
形は、ブースト回路に入力されてその積分値が求めら
れ、この積分値に応じた電荷がフィルタの第２のキャパ
シタに蓄積される。これにより、第２のキャパシタは急
速に充電されることから、電圧制御発振器器はアンロッ
ク状態から素早くロック状態に遷移する。
形は、ブースト回路に入力されてその積分値が求めら
れ、この積分値に応じた電荷がフィルタの第２のキャパ
シタに蓄積される。これにより、第２のキャパシタは急
速に充電されることから、電圧制御発振器器はアンロッ
ク状態から素早くロック状態に遷移する。
【００１１】
【実施例】図１は、本発明に係る周波数調整回路として
のＰＬＬ周波数シンセサイザの一実施例を示すブロック
構成図であって、従来例を示す図４と同一構成部分は同
一符号をもって表す。すなわち、１はＶＣＯ、２は分周
比Ｎ１の分周器、３は発振周波数ｆ2 の基準発振器、４
は分周比Ｎ２の分周器、５は位相比較器、６はＬＰＦ、
７はブースト回路をそれぞれ示している。
のＰＬＬ周波数シンセサイザの一実施例を示すブロック
構成図であって、従来例を示す図４と同一構成部分は同
一符号をもって表す。すなわち、１はＶＣＯ、２は分周
比Ｎ１の分周器、３は発振周波数ｆ2 の基準発振器、４
は分周比Ｎ２の分周器、５は位相比較器、６はＬＰＦ、
７はブースト回路をそれぞれ示している。
【００１２】ブースト回路７は、電圧電流変換器ＶＩ
Ｃ、比較器ＣＭＰ１，ＣＭＰ２、ダイオードブリッジＤ
Ｂ、スイッチング素子ＳＷ１，ＳＷ２、キャパシタ
Ｃ3 、定電流源Ｉe1〜Ｉe4および定電圧源Ｖ1 〜Ｖ3 に
より構成されている。これら各素子は以下にように接続
されている。
Ｃ、比較器ＣＭＰ１，ＣＭＰ２、ダイオードブリッジＤ
Ｂ、スイッチング素子ＳＷ１，ＳＷ２、キャパシタ
Ｃ3 、定電流源Ｉe1〜Ｉe4および定電圧源Ｖ1 〜Ｖ3 に
より構成されている。これら各素子は以下にように接続
されている。
【００１３】電圧電流変換器ＶＩＣの一方の入力(+) は
ＬＰＦ６の抵抗素子Ｒ1 の一端とＶＣＯ１の入力との接
続中点に接続され、他方の入力(-) はＬＰＦ６の抵抗素
子Ｒ 1 の他端とキャパシタＣ2 との接続中点に接続され
ている。電圧電流変換器ＶＩＣの出力は、ダイオードブ
リッジＤＢのダイオードのＤ1のカソードとダイオード
Ｄ2 のアノードとの接続中点、並びに比較器ＣＭＰ１の
正入力および比較器ＣＭＰ２の負入力にそれぞれ接続さ
れている。また、電圧電流変換器ＶＩＣの出力と接地と
の間にキャパシタＣ3 が接続されている。
ＬＰＦ６の抵抗素子Ｒ1 の一端とＶＣＯ１の入力との接
続中点に接続され、他方の入力(-) はＬＰＦ６の抵抗素
子Ｒ 1 の他端とキャパシタＣ2 との接続中点に接続され
ている。電圧電流変換器ＶＩＣの出力は、ダイオードブ
リッジＤＢのダイオードのＤ1のカソードとダイオード
Ｄ2 のアノードとの接続中点、並びに比較器ＣＭＰ１の
正入力および比較器ＣＭＰ２の負入力にそれぞれ接続さ
れている。また、電圧電流変換器ＶＩＣの出力と接地と
の間にキャパシタＣ3 が接続されている。
【００１４】ダイオードブリッジＤＢのダイオードＤ1
のアノードとダイオードＤ3 のアノードとの接続中点は
定電流源Ｉe2に接続され、定電流源Ｉe2は電源電圧ＶCC
に接続されている。ダイオードブリッジＤＢのダイオー
ドＤ2 のカソードとダイオードＤ4 のカソードとの接続
中点は定電流源Ｉe1に接続され、定電流源Ｉe1は接地さ
れている。ダイオードブリッジＤＢのダイオードＤ3 の
カソードとダイオードＤ4 のアノードとの接続中点は定
電圧源Ｖ2 を介して比較器ＣＭＰ１の負入力に接続され
ているとともに、定電圧源Ｖ3 を介して比較器ＣＭＰ２
の正入力に接続さている。また、ダイオードＤ3 のカソ
ードとダイオードＤ4 のアノードとの接続中点と接地と
の間に定電圧源Ｖ1 が接続されている。比較器ＣＭＰ１
の出力はスイッチング素子ＳＷ２の制御端子に接続さ
れ、比較器ＣＭＰ２の出力はスイッチング素子ＳＷ１の
制御端子に接続されている。
のアノードとダイオードＤ3 のアノードとの接続中点は
定電流源Ｉe2に接続され、定電流源Ｉe2は電源電圧ＶCC
に接続されている。ダイオードブリッジＤＢのダイオー
ドＤ2 のカソードとダイオードＤ4 のカソードとの接続
中点は定電流源Ｉe1に接続され、定電流源Ｉe1は接地さ
れている。ダイオードブリッジＤＢのダイオードＤ3 の
カソードとダイオードＤ4 のアノードとの接続中点は定
電圧源Ｖ2 を介して比較器ＣＭＰ１の負入力に接続され
ているとともに、定電圧源Ｖ3 を介して比較器ＣＭＰ２
の正入力に接続さている。また、ダイオードＤ3 のカソ
ードとダイオードＤ4 のアノードとの接続中点と接地と
の間に定電圧源Ｖ1 が接続されている。比較器ＣＭＰ１
の出力はスイッチング素子ＳＷ２の制御端子に接続さ
れ、比較器ＣＭＰ２の出力はスイッチング素子ＳＷ１の
制御端子に接続されている。
【００１５】スイッチング素子ＳＷ１およびＳＷ２の固
定接点同士は接続され、これらの接続中点はＬＰＦ６の
抵抗素子Ｒ1 の他端とキャパシタＣ2 との接続中点に接
続されている。スイッチング素子ＳＷ１の可動接点は定
電流源Ｉe3に接続され、定電流源Ｉe3は接地されてい
る。スイッチング素子ＳＷ２の可動接点は定電流源Ｉe4
に接続され、定電流源Ｉe4は電源電圧ＶCCに接続されて
いる。なお、定電流源Ｉe3およびＩe4は、たとえば６０
μＡの電流を供給する。
定接点同士は接続され、これらの接続中点はＬＰＦ６の
抵抗素子Ｒ1 の他端とキャパシタＣ2 との接続中点に接
続されている。スイッチング素子ＳＷ１の可動接点は定
電流源Ｉe3に接続され、定電流源Ｉe3は接地されてい
る。スイッチング素子ＳＷ２の可動接点は定電流源Ｉe4
に接続され、定電流源Ｉe4は電源電圧ＶCCに接続されて
いる。なお、定電流源Ｉe3およびＩe4は、たとえば６０
μＡの電流を供給する。
【００１６】次に、上記構成による動作を説明する。た
とえば回路の立ち上げ直後においては、ＶＣＯ１から出
力された周波数ｆ1の信号Ｓ1 は、分周器２で（１／Ｎ
１）に分周され、信号Ｓ2 として位相比較器５に入力さ
れる。一方、基準発振器３から出力された周波数ｆ2 の
信号Ｓ3 は、分周器４で（１／Ｎ２）に分周され、信号
Ｓ4 として位相比較器５に入力される。
とえば回路の立ち上げ直後においては、ＶＣＯ１から出
力された周波数ｆ1の信号Ｓ1 は、分周器２で（１／Ｎ
１）に分周され、信号Ｓ2 として位相比較器５に入力さ
れる。一方、基準発振器３から出力された周波数ｆ2 の
信号Ｓ3 は、分周器４で（１／Ｎ２）に分周され、信号
Ｓ4 として位相比較器５に入力される。
【００１７】位相比較器５では、入力信号Ｓ4 を基準に
して信号Ｓ2 との位相比較が行われ、直流成分である誤
差出力電流を含む信号がＬＰＦ６に出力される。なお、
位相比較器５における直流成分の値は、信号Ｓ4 に対し
て信号Ｓ2 の位相が進むか遅れるかによって、正・負の
極性と大きさが変化する。ＬＰＦ６では、位相比較器５
の出力から交流成分が除去されて直流成分のみが抽出さ
れ、ＶＣＯ１に帰還される。このとき、以下に示すよう
なブースト回路７０の働きにより、ＶＣＯ１の出力信号
Ｓ1 の中心周波数は常に基準発振器３の出力信号Ｓ3 の
位相に追従し、ＶＣＯ１は、素早くロック状態となる。
して信号Ｓ2 との位相比較が行われ、直流成分である誤
差出力電流を含む信号がＬＰＦ６に出力される。なお、
位相比較器５における直流成分の値は、信号Ｓ4 に対し
て信号Ｓ2 の位相が進むか遅れるかによって、正・負の
極性と大きさが変化する。ＬＰＦ６では、位相比較器５
の出力から交流成分が除去されて直流成分のみが抽出さ
れ、ＶＣＯ１に帰還される。このとき、以下に示すよう
なブースト回路７０の働きにより、ＶＣＯ１の出力信号
Ｓ1 の中心周波数は常に基準発振器３の出力信号Ｓ3 の
位相に追従し、ＶＣＯ１は、素早くロック状態となる。
【００１８】すなわち、ＬＰＦ６では、入力された誤差
出力電流がキャパシタＣ1 に蓄積され、（Ｒ1V・Ｃ1V）
で決まる時定数をもってその電荷はキャパシタＣ2 に移
動される。なお、ここでＲ1Vは抵抗素子Ｒ1 の抵抗値、
Ｃ1VはキャパシタＣ1 の容量をそれぞれ示している。こ
のとき、抵抗素子Ｒ1 の両端には、図１中符号ａで示す
ような電圧波形が現れる。この電圧信号ａがブースト回
路７の電圧電流変換器ＶＩＣにおいて電圧／電流変換さ
れ、その電荷がキャパシタＣ3 に蓄積される。キャパシ
タＣ3 に発生した電圧は、比較器ＣＭＰ１の正入力およ
び比較器ＣＭＰ２の負入力に印加される。また、その電
圧はダイオードブリッジＤＢを通して電流として流れ、
定電圧源Ｖ1 〜Ｖ3 を介して比較器ＣＭＰ１の負入力お
よび比較器ＣＭＰ２の正入力に印加される。
出力電流がキャパシタＣ1 に蓄積され、（Ｒ1V・Ｃ1V）
で決まる時定数をもってその電荷はキャパシタＣ2 に移
動される。なお、ここでＲ1Vは抵抗素子Ｒ1 の抵抗値、
Ｃ1VはキャパシタＣ1 の容量をそれぞれ示している。こ
のとき、抵抗素子Ｒ1 の両端には、図１中符号ａで示す
ような電圧波形が現れる。この電圧信号ａがブースト回
路７の電圧電流変換器ＶＩＣにおいて電圧／電流変換さ
れ、その電荷がキャパシタＣ3 に蓄積される。キャパシ
タＣ3 に発生した電圧は、比較器ＣＭＰ１の正入力およ
び比較器ＣＭＰ２の負入力に印加される。また、その電
圧はダイオードブリッジＤＢを通して電流として流れ、
定電圧源Ｖ1 〜Ｖ3 を介して比較器ＣＭＰ１の負入力お
よび比較器ＣＭＰ２の正入力に印加される。
【００１９】キャパシタＣ3 の電位は、上述したように
ダイオードブリッジＤＢを通して電流として流れること
から、しばらくすると図１中符号ｃで示すような波形の
ように、もとの電位に戻る。このキャパシタＣ3 の電圧
発生からもとの電位に戻るまでの時間において、比較器
ＣＭＰ１，ＣＭＰ２の出力のいずれかがハイレベルとな
り、スイッチング素子ＳＷ２またはＳＷ１の制御端子に
出力される。具体的には、位相比較器５の出力パルス
（電荷）が通常のロック状態時より正側に大きいときに
は、比較器ＣＭＰ１の出力がハイレベルとなり、スイッ
チング素子ＳＷ２がオン状態となる。一方、位相比較器
５の出力パルス（電荷）が通常のロック状態時より負側
に大きいときには、比較器ＣＭＰ２の出力がハイレベル
となり、スイッチング素子ＳＷ１がオン状態となる。
ダイオードブリッジＤＢを通して電流として流れること
から、しばらくすると図１中符号ｃで示すような波形の
ように、もとの電位に戻る。このキャパシタＣ3 の電圧
発生からもとの電位に戻るまでの時間において、比較器
ＣＭＰ１，ＣＭＰ２の出力のいずれかがハイレベルとな
り、スイッチング素子ＳＷ２またはＳＷ１の制御端子に
出力される。具体的には、位相比較器５の出力パルス
（電荷）が通常のロック状態時より正側に大きいときに
は、比較器ＣＭＰ１の出力がハイレベルとなり、スイッ
チング素子ＳＷ２がオン状態となる。一方、位相比較器
５の出力パルス（電荷）が通常のロック状態時より負側
に大きいときには、比較器ＣＭＰ２の出力がハイレベル
となり、スイッチング素子ＳＷ１がオン状態となる。
【００２０】すなわち、キャパシタＣ3 に発生した電圧
が、あるレベル以上であれば、スイッチング素子ＳＷ１
またはＳＷ２のいずれかがオン状態となり、抵抗素子Ｒ
1 を通して流れた方向と同じ方向で、スイッチング素子
ＳＷ１またはＳＷ２を介して定電流源Ｉe4，Ｉe3による
電流がＬＰＦ６のキャパシタＣ2 に対して流されること
になり、本回路は素早くロック状態に遷移するように動
作する。
が、あるレベル以上であれば、スイッチング素子ＳＷ１
またはＳＷ２のいずれかがオン状態となり、抵抗素子Ｒ
1 を通して流れた方向と同じ方向で、スイッチング素子
ＳＷ１またはＳＷ２を介して定電流源Ｉe4，Ｉe3による
電流がＬＰＦ６のキャパシタＣ2 に対して流されること
になり、本回路は素早くロック状態に遷移するように動
作する。
【００２１】なお、キャパシタＣ3 の電位がもとの電位
に戻るまでの時間、スイッチング素子ＳＷ１またはＳＷ
２のいずれかがオン状態を保持するので、スイッチング
ＳＷ１またはＳＷ２を通して流れた電荷の量は、抵抗素
子Ｒ1 を通過した電荷の量に比例する。
に戻るまでの時間、スイッチング素子ＳＷ１またはＳＷ
２のいずれかがオン状態を保持するので、スイッチング
ＳＷ１またはＳＷ２を通して流れた電荷の量は、抵抗素
子Ｒ1 を通過した電荷の量に比例する。
【００２２】実際に、図２に示すような等価回路を構成
してシミュレーションを行った。図２の回路では、ＶＣ
Ｏ１の周波数は電圧電流変換器ＶＩＣ1 の出力電流に相
当し、分周器２は電圧電流変換器ＶＩＣ1 の出力電流を
キャパシタＣ4 を介して積分し、位相比較器５はスイッ
チング素子ＳＷ３および抵抗素子Ｒ2 により誤差を電荷
として出力する。また、ＶＣＯ１、分周器２、位相比較
器５以外は、全て実際のトランジスタに即して設計し
た。たとえば、ダイオードブリッジと等価な回路を、ｐ
ｎｐ型バイポーラトランジスタＰ１，Ｐ２およびｎｐｎ
型バイポーラトランジスタＮ１，Ｎ２を用いて構成し
た。
してシミュレーションを行った。図２の回路では、ＶＣ
Ｏ１の周波数は電圧電流変換器ＶＩＣ1 の出力電流に相
当し、分周器２は電圧電流変換器ＶＩＣ1 の出力電流を
キャパシタＣ4 を介して積分し、位相比較器５はスイッ
チング素子ＳＷ３および抵抗素子Ｒ2 により誤差を電荷
として出力する。また、ＶＣＯ１、分周器２、位相比較
器５以外は、全て実際のトランジスタに即して設計し
た。たとえば、ダイオードブリッジと等価な回路を、ｐ
ｎｐ型バイポーラトランジスタＰ１，Ｐ２およびｎｐｎ
型バイポーラトランジスタＮ１，Ｎ２を用いて構成し
た。
【００２３】図３は、図２の回路によるシミュレーショ
ン結果を示すグラフで、横軸は時間（ｍｓ）を、縦軸が
レベルをそれぞれ表している。また、図中、Ａで示す曲
線は図２の回路のキャパシタＣ1 と抵抗素子Ｒ1 との接
続中点における波形を、Ｂで示す曲線は抵抗素子Ｒ1 と
キャパシタＣ2 との接続中点における波形を、Ｃは電圧
電流変換器ＶＩＣの出力とキャパシタＣ3 との接続中点
における波形を、Ｄは比較器ＣＭＰ１の出力波形を、Ｅ
は比較器ＣＭＰ２の出力波形をそれぞれ示している。な
お、各波形のレベルは、波形毎に異なり、図３では理解
の容易のため相対的にレベルを合わせて示している。
ン結果を示すグラフで、横軸は時間（ｍｓ）を、縦軸が
レベルをそれぞれ表している。また、図中、Ａで示す曲
線は図２の回路のキャパシタＣ1 と抵抗素子Ｒ1 との接
続中点における波形を、Ｂで示す曲線は抵抗素子Ｒ1 と
キャパシタＣ2 との接続中点における波形を、Ｃは電圧
電流変換器ＶＩＣの出力とキャパシタＣ3 との接続中点
における波形を、Ｄは比較器ＣＭＰ１の出力波形を、Ｅ
は比較器ＣＭＰ２の出力波形をそれぞれ示している。な
お、各波形のレベルは、波形毎に異なり、図３では理解
の容易のため相対的にレベルを合わせて示している。
【００２４】本発明の回路は、図３からわかるように、
位相比較基準周波数を１０ｋＨｚとした場合、立ち上が
りから１ｍｓ程度でＡ点の波形が急速に収束点に近づ
き、素早くロック状態に遷移できる。なお、Ｃ点の信号
により定電流源Ｉe3，Ｉe4も変化するように構成するこ
とで、さらに急速に、しかも安定にＡ点を収束点に近づ
くようにできる。
位相比較基準周波数を１０ｋＨｚとした場合、立ち上が
りから１ｍｓ程度でＡ点の波形が急速に収束点に近づ
き、素早くロック状態に遷移できる。なお、Ｃ点の信号
により定電流源Ｉe3，Ｉe4も変化するように構成するこ
とで、さらに急速に、しかも安定にＡ点を収束点に近づ
くようにできる。
【００２５】以上説明したように、本実施例によれば、
ＬＰＦ６の抵抗素子Ｒ1 の両端に現れる電圧波形を電圧
電流変換器ＶＩＣにより電圧／電流変換し、その電荷を
キャパシタＣ3 に蓄積し、その結果キャパシタＣ3 に発
生した電圧を比較器ＣＭＰ１およびＣＭＰ２に入力さ
せ、発生電圧があるレベル以上であればスイッチング素
子ＳＷ１，ＳＷ２をオン状態として、抵抗素子Ｒ1 を通
してキャパシタＣ2 に流れたと同じ方向で、Ｒ1 を通過
した電荷の量に比例した電荷をキャパシタＣ2 に流し蓄
積するようにしたので、位相比較器５から出力されるパ
ルス（電荷）が大きいアンロック状態時のみ、ブースト
回路を作動させて素早くロック状態に遷移させることが
できる。したがって、ロックアップタイムの短縮化を図
れ、ひいては応答性のよい通信機器などを実現できる利
点がある。
ＬＰＦ６の抵抗素子Ｒ1 の両端に現れる電圧波形を電圧
電流変換器ＶＩＣにより電圧／電流変換し、その電荷を
キャパシタＣ3 に蓄積し、その結果キャパシタＣ3 に発
生した電圧を比較器ＣＭＰ１およびＣＭＰ２に入力さ
せ、発生電圧があるレベル以上であればスイッチング素
子ＳＷ１，ＳＷ２をオン状態として、抵抗素子Ｒ1 を通
してキャパシタＣ2 に流れたと同じ方向で、Ｒ1 を通過
した電荷の量に比例した電荷をキャパシタＣ2 に流し蓄
積するようにしたので、位相比較器５から出力されるパ
ルス（電荷）が大きいアンロック状態時のみ、ブースト
回路を作動させて素早くロック状態に遷移させることが
できる。したがって、ロックアップタイムの短縮化を図
れ、ひいては応答性のよい通信機器などを実現できる利
点がある。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
回路の立ち上がり直後などのアンロック状態からロック
状態に遷移するロックアップタイムの短縮化を図れる利
点がある。
回路の立ち上がり直後などのアンロック状態からロック
状態に遷移するロックアップタイムの短縮化を図れる利
点がある。
【図１】本発明に係る周波数調整回路としてのＰＬＬ周
波数シンセサイザの一実施例を示すブロック構成図であ
る。
波数シンセサイザの一実施例を示すブロック構成図であ
る。
【図２】シミュレーション用等価回路の構成例を示す図
である。
である。
【図３】図２の回路によるシミュレーション結果を示す
グラフである。
グラフである。
【図４】従来の周波数調整回路としてのＰＬＬ周波数シ
ンセサイザの構成例を示すブロック図である。
ンセサイザの構成例を示すブロック図である。
１…ＶＣＯ ２，４…分周器 ３…基準発振器 ５…位相比較器 ６…ＬＰＦ Ｒ1 …抵抗素子 Ｃ1 ，Ｃ2 …キャパシタ ７…ブースト回路 ＶＩＣ…電圧電流変換器 ＣＭＰ１，ＣＭＰ２…比較器 ＤＢ…ダイオードブリッジ ＳＷ１，ＳＷ２…スイッチング素子 Ｃ3 …キャパシタ Ｉe1〜Ｉe4…定電流源 Ｖ1 〜Ｖ3 …定電圧源
Claims (1)
- 【請求項１】 電圧制御発振器の発振周波数を基準信号
の周波数に追従させて周波数の調整を行う周波数調整回
路であって、 上記電圧制御発振器の出力信号と上記基準信号との位相
差を検出する位相比較器と、 上記位相比較器の出力と基準電位との間に接続された第
１のキャパシタと、上記位相比較器の出力に一方の端子
が接続された抵抗素子と、上記抵抗素子の他方の端子と
基準電位との間に接続された第２のキャパシタとを含
み、上記位相比較器の出力信号に応じた直流成分を上記
電圧制御発振器に帰還するフィルタと、 上記抵抗素子の両端に現れる電圧波形の積分値を求め、
その積分値に比例した電荷を上記第２のキャパシタに蓄
積するブースト回路と、 を有する周波数調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18525793A JP3253182B2 (ja) | 1993-07-27 | 1993-07-27 | 周波数調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18525793A JP3253182B2 (ja) | 1993-07-27 | 1993-07-27 | 周波数調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0746124A JPH0746124A (ja) | 1995-02-14 |
| JP3253182B2 true JP3253182B2 (ja) | 2002-02-04 |
Family
ID=16167659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18525793A Expired - Fee Related JP3253182B2 (ja) | 1993-07-27 | 1993-07-27 | 周波数調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3253182B2 (ja) |
-
1993
- 1993-07-27 JP JP18525793A patent/JP3253182B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0746124A (ja) | 1995-02-14 |
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