JP3586973B2 - スイッチング回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、スイッチング回路、特に低電圧で動作するスイッチング回路に関するものである。
【０００２】
【従来の技術】
スイッチング回路のオン／オフ速度を向上させるために、回路を構成するトランジスタが導通時に飽和状態になることを回避するいわゆるリミット機能を備えたスイッチング回路が要求されている。
図１２〜１５は従来一般的に使用されているスイッチング回路の例を示す回路図である。
【０００３】
図１２に示すスイッチング回路においては、電流源Ｉ_Ｓ によりパルス状の信号電流ｉ_Ｓ が供給され、それに応じて抵抗素子Ｒ_０１で電圧降下が生じる。このため、信号電流ｉ_Ｓ が供給されているとき、ｎｐｎトランジスタＱ_０１が導通状態となり、トランジスタＱ_０１に導通電流が現れ、負荷抵抗素子Ｒ_Ｌ で電圧降下が生じ、出力端子Ｔ_ＯＵＴ にローレベル、例えば、接地電位レベルの出力電圧Ｖ_ＯＵＴ が現れる。
一方、信号電流ｉ_Ｓ が供給されていないとき、トランジスタＱ_０１が非導通状態に保持され、出力端子Ｔ_ＯＵＴ に電源電圧Ｖ_ＣＣレベルの電圧Ｖ_ＯＵＴ が出力される。上述のように、電流源Ｉ_Ｓ により発生された信号電流ｉ_Ｓ に応じてトランジスタＱ_０１の導通状態が制御され、スイッチング動作が実現される。
【０００４】
図１３に示すスイッチング回路においては、トランジスタＱ_０１の負荷として、抵抗素子Ｒ_Ｌ と並列にｎｐｎトランジスタＱ_０２が設けられている。
トランジスタＱ_０２のベースが抵抗素子Ｒ_０２を介して電圧源Ｖ_Ｅ に接続されているので、トランジスタＱ_０２を導通させる電圧、いわゆる導通電圧がＶ_ＢＥをすると、出力端子Ｔ_ＯＵＴ の電圧Ｖ_ＯＵＴ が（Ｖ_Ｅ −Ｖ_ＢＥ）以下のとき、トランジスタＱ_０２が導通状態となり、トランジスタＱ_０２の導通電流がトランジスタＱ_０１のコレクタに供給される。これにより、トランジスタＱ_０１のスイッチング速度が改善される。
【０００５】
図１４に示すスイッチング回路においては、ダイオードＤ_０２，Ｄ_０３により分圧した電圧がトランジスタＱ_０１のベースに印加され、トランジスタＱ_０１の導通状態が制御される。
さらに、電流源Ｉ_Ｓ とトランジスタＱ_０１のコレクタとの間に、トランジスタＱ_０１のコレクタに向かって順方向となるようにダイオードＤ_０１が接続され、トランジスタＱ_０１が導通時に、電流源Ｉ_Ｓ により発生された信号電流ｉ_Ｓ の一部分ｉ_２ がダイオードＤ_０１を介してトランジスタＱ_０１のコレクタに供給され、これにより、トランジスタＱ_０１のベースに供給されたベース電流が低減され、トランジスタＱ_０１が飽和状態になることを防止する。
【０００６】
図１５に示すスイッチング回路においては、図１４のスイッチング回路におけるダイオードＤ_０３の代わりに抵抗素子Ｒ_０２が使用され、直列に接続されたダイオードＤ_０２と抵抗素子Ｒ_０２により分圧して得られた分圧電圧がトランジスタＱ_０１のベースに印加され、トランジスタＱ_０１の導通状態が制御される。そして、図１４に示すスイッチング回路と同様に、トランジスタＱ_０１の導通時に、電流源Ｉ_Ｓ からの信号電流ｉ_Ｓ の一部分ｉ_２ がトランジスタＱ_０１のコレクタに供給され、トランジスタＱ_０１のベースに供給されたベース電流が低減され、トランジスタＱ_０１が飽和状態になることを防止する。
【０００７】
【発明が解決しようとする課題】
ところで、上述した従来のスイッチング回路においては、それぞれ問題点がある。
図１２に示すスイッチング回路では、例えば、図１６に示す信号電流ｉ_Ｓ が供給され、トランジスタＱ_０１が導通状態に保持されているとき、トランジスタＱ_０１のコレクタ、即ち出力端子Ｔ_ＯＵＴ の電圧Ｖ_ＯＵＴ がトランジスタＱ_０１の飽和領域まで下がっているので、トランジスタＱ_０１のベース／エミッタ間に大容量が蓄積される。信号電流ｉ_Ｓ の供給が停止し、トランジスタＱ_０１が導通状態から非導通状態に切り換わるとき、図１６に示すように、出力電圧Ｖ_ＯＵＴ の立ち上がりエッジにおいて、大きな遅延が生じて、回路によっては、遅延時間Ｔ_Ｄ が数百ナノ秒（ｎｓ）になってしまうという問題がある。
【０００８】
図１３に示す回路例においては、信号電流ｉ_Ｓ が供給されているとき、トランジスタＱ_０２によりトランジスタＱ_０１のコレクタにトランジスタＱ_０２の導通電流が供給されるので、トランジスタＱ_０１における導通／非導通状態切り換え時に生じる遅延が大幅に短縮され、スイッチング回路のスイッチング速度が改善されるが、トランジスタＱ_０２が導通状態に保持されているとき、トランジスタＱ_０２に大電流が流れ、負荷抵抗素子Ｒ_Ｌ の抵抗値によって電流値が１ミリアンペア（ｍＡ）に達することがあり、回路の消費電力が増加し、また、トランジスタＱ_０２のベースに接続された抵抗素子Ｒ_０２のインピーダンスによってトランジスタＱ_０２のエミッタ電位が変動し、出力端子Ｔ_ＯＵＴ では安定した出力電圧Ｖ_ＯＵＴ を得ることが困難である。
【０００９】
図１４，１５に示すスイッチング回路においては、トランジスタＱ_０１のベースに印加された電圧が直列接続となるダイオードまたはダイオードと抵抗素子で得た分圧電圧であり、トランジスタＱ_０１導通時のベース電圧が制限され、トランジスタＱ_０１が飽和状態になることが防止され、スイッチング回路のスイッチング速度の向上が図れる。しかし、これらのスイッチング回路は低電圧動作に不向きであり、ダイオードＤ_０２およびトランジスタＱ_０１の導通電圧がともにＶ_ＢＥとすると、電源電圧Ｖ_ＣＣのレベルが２Ｖ_ＢＥ以下の場合これらのスイッチング回路は動作しないという問題がある。
【００１０】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、回路のスイッチング速度の向上を図れ、消費電力を低減でき、低電圧でも動作するスイッチング回路を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明は、入力ノードと基準電源との間に直列に接続されている第１と第２の抵抗素子と、ベースが上記第１と第２の抵抗素子間の接続点に接続され、エミッタが上記基準電源に接続され、コレクタが上記入力ノードに接続されている第１のトランジスタと、ベースが上記第１のトランジスタのベースに共通に接続され、エミッタが上記基準電源に接続され、コレクタが出力ノードに接続されている第２のトランジスタと、上記入力ノードと上記出力ノードとの間に接続され、上記出力ノード側の拡散層が上記第２のトランジスタのコレクタ拡散層と同型になるように接続されているダイオードとを有する。
【００１２】
また、本発明では、好適には上記第２のトランジスタのエミッタサイズが上記第１のトランジスタのエミッタサイズのｎ（ｎ≧１）倍に形成される。
【００１３】
本発明によれば、入力ノードに信号が入力された場合、入力ノードに生じた電圧が第１および第２の抵抗素子により分圧され、これらの抵抗素子間の接続点に生じた分圧電圧が第１および第２のトランジスタのベースに供給され、これにより第１および第２のトランジスタがともに導通状態となる。
このため、第１および第２のトランジスタのベース電圧が入力ノードの電圧より低く制限され、さらに第２のトランジスタのコレクタ電圧が入力ノードの電圧よりダイオードの導通電圧分低く制限されるので、第２のトランジスタが飽和状態になることを回避され、スイッチング回路のスイッチング速度の向上を図れ、低電圧時、例えば、第１または第２のトランジスタの導通電圧より高い電圧では動作できる。
【００１４】
【発明の実施の形態】
第１実施形態
図１は本発明に係るスイッチング回路の第１の実施形態を示す回路図である。図１において、Ｉ_Ｓ は電流源、Ｒ_１ ，Ｒ_２ およびＲ_Ｌ は抵抗素子、ＮＴ_１ ，ＮＴ_２ はｎｐｎ型トランジスタ、Ｄ_１ はダイオード、ノードＮＤ_１ は入力ノード、ノードＮＤ_２ は出力ノード、Ｔ_ＯＵＴ はノードＮＤ_２ に接続されている出力端子をそれぞれ示している。
【００１５】
図示のように、電流源Ｉ_Ｓ はノードＮＤ_１ に接続され、ダイオードＤ_１ のアノードがノードＮＤ_１ に接続され、カソードがノードＮＤ_２ に接続されている。ノードＮＤ_１ と接地線２との間に、抵抗素子Ｒ_１ とＲ_２ が直列に接続され、これらの抵抗素子の接続点により、ノードＮＤ_３ が形成されている。
【００１６】
トランジスタＮＴ_１ のベースがノードＮＤ_３ に接続され、エミッタが接地され、コレクタがノードＮＤ_１ に接続されている。トランジスタＮＴ_２ のベースがトランジスタＮＴ_１ のベースと共通にノードＮＤ_３ に接続され、エミッタが接地され、コレクタがノードＮＤ_２ に接続されている。
ノードＮＤ_２ と電源電圧Ｖ_ＣＣの供給線１との間に負荷抵抗素子Ｒ_Ｌ が接続されている。また、ノードＮＤ_２ 出力端子Ｔ_ＯＵＴ が接続されている。
なお、トランジスタＮＴ_２ のエミッタサイズをｎとして、ｎは負荷容量Ｃ_Ｌ の容量値および負荷抵抗素子Ｒ_Ｌ の抵抗値に応じて設定される。
【００１７】
以下、図１に示すスイッチング回路の動作について説明する。
電流源Ｉ_Ｓ により、図２に示すパルス状の信号電流ｉ_ｓ が供給される。
図１に示すように、抵抗素子Ｒ_１ に流れる電流をｉ_１ 、トランジスタＮＴ_１ のコレクタに流れる電流をｉ_２ 、ダイオードＤ_１ に流れる電流をｉ_３ 、負荷抵抗素子Ｒ_Ｌ に流れる電流をｉ_４ 、負荷容量Ｃ_Ｌ に流れる電流をｉ_４ ’、ノードＮＤ_１ の電圧をＶ_Ａ 、トランジスタＮＴ_１ およびダイオードＤ_１ の導通電圧をＶ_ＢＥとすると、次に示す関係が成立する。
【００１８】
【数１】
ｉ_ｓ ＝ｉ_１ ＋ｉ_２ ＋ｉ_３ …（１）
【数２】
ｉ_１ ＝Ｖ_Ａ ／ｒ_１ ＋ｒ_２ …（２）
【数３】
Ｖ_ＢＥ＝ｉ_１ ｒ_１ …（３）
【数４】
ｎｉ_２ ＝ｉ_３ ＋ｉ_４ ＋ｉ_４ ’ …（４）
【００１９】
トランジスタＮＴ_１ ，ＮＴ_２ のベース電流を無視する場合、これらの式により、次の式が得られる。
【数５】
Ｖ_Ａ ＝Ｖ_ＢＥ（ｒ_１ ＋ｒ_２ ）／ｒ_１ …（５）
【数６】
Ｖ_ＯＵＴ ＝Ｖ_Ａ −Ｖ_ＢＥ＝Ｖ_ＢＥ（ｒ_２ ／ｒ_１ ） …（６）
【００２０】
式（６）により、例えば、トランジスタＮＴ_１ ，ＮＴ_２ が導通時、スイッチング回路の出力電圧Ｖ_ＯＵＴ の電圧値をトランジスタＮＴ_１ の導通電圧Ｖ_ＢＥの半分にする、即ち、Ｖ_ＯＵＴ ＝Ｖ_ＢＥ／２に設定したい場合では、抵抗素子Ｒ_１ ，Ｒ_２ の抵抗値ｒ_１ ，ｒ_２ をｒ_１ ：ｒ_２ ＝２：１に設定すればよい。これにより、ノードＮＤ_１ の電圧Ｖ_Ａ が１．５Ｖ_ＢＥとなり、出力電圧Ｖ_ＯＵＴ が０．５Ｖ_ＢＥとなる。
このため、スイッチング回路におけるトランジスタＮＴ_１ ，ＮＴ_２ が導通時の出力電圧Ｖ_ＯＵＴ のレベルが低減され、スイッチング回路が低電圧、例えば、２．７Ｖの電源電圧の場合でも動作可能となる。
【００２１】
図１に示すスイッチング回路において、電流源Ｉ_Ｓ により信号電流ｉ_Ｓ が供給されているとき、電流ｉ_Ｓ が抵抗素子Ｒ_１ に流れる電流ｉ_１ 、トランジスタＮＴ_１ に流れる電流ｉ_２ およびダイオードＤ_１ に流れる電流ｉ_３ とに分けられ、抵抗素子Ｒ_１ ，Ｒ_２ により、ノードＮＤ_１ の電圧Ｖ_Ａ が分圧され、ノードＮＤ_３ で得られた分圧電圧がトランジスタＮＴ_１ ，ＮＴ_２ のベースに供給される。
【００２２】
抵抗素子Ｒ_１ ，Ｒ_２ の抵抗値ｒ_１ ，ｒ_２ を設定することにより、スイッチング回路が導通時の出力電圧Ｖ_ＯＵＴ の電圧レベルが調整され、トランジスタＮＴ_２ が飽和状態になることが防止でき、スイッチング回路のスイッチング速度が改善される。
【００２３】
以上説明したように、本実施形態によれば、電流源Ｉ_Ｓ により電流ｉ_Ｓ が供給されたとき、電流ｉ_Ｓ により入力ノードＮＤ_１ に生じた電圧を直列接続の抵抗素子Ｒ_１ ，Ｒ_２ により分圧してトランジスタＮＴ_１ ，ＮＴ_２ のベースに供給し、トランジスタＮＴ_１ ，ＮＴ_２ のエミッタを接地し、トランジスタＮＴ_１ のコレクタを入力ノードＮＤ_１ に接続し、トランジスタＮＴ_２ のコレクタを出力端子Ｔ_ＯＵＴ に接続し、さらに負荷抵抗素子Ｒ_Ｌ を介して電源電圧Ｖ_ＣＣの供給線に接続し、入力ノードＮＤ_１ のコレクタと出力端子Ｔ_ＯＵＴ との間にダイオードＤ_１ を接続するので、トランジスタＮＴ_２ が導通時飽和状態になることを防止され、スイッチング速度の向上を図れる。
【００２４】
第２実施形態
図３は本発明に係るスイッチング回路の第２の実施形態を示す回路図である。図示のように、本実施形態のスイッチング回路は電流源Ｉ_Ｓ 、抵抗素子Ｒ_３ ，Ｒ_４ 、ダイオードＤ_２ 、ｐｎｐ型トランジスタＰＴ_１ ，ＰＴ_２ 、負荷抵抗素子Ｒ_Ｌ により構成されている。
なお、トランジスタＰＴ_２ のエミッタサイズがトランジスタＰＴ_１ のエミッタサイズのｎ倍に設定されている。
【００２５】
本実施形態におけるスイッチング回路は図１に示すスイッチング回路に較べ、ｐｎｐ型トランジスタＰＴ_１ ，ＰＴ_２ を使用することで異なる。
信号電流源Ｉ_Ｓ がノードＮＤ_４ に接続され、ノードＮＤ_４ と電源電圧Ｖ_ＣＣの供給線１との間に、抵抗素子Ｒ_３ ，Ｒ_４ が直列に接続され、これらの抵抗素子Ｒ_３ ，Ｒ_４ の接続点によりノードＮＤ_５ が形成されている。
【００２６】
トランジスタＰＴ_１ ，ＰＴ_２ のベースがノードＮＤ_５ に共通に接続され、エミッタが電源電圧Ｖ_ＣＣの供給線１に共通に接続されている。トランジスタＰＴ_１ のコレクタがノードＮＤ_４ に接続され、トランジスタＰＴ_２ のコレクタが出力端子Ｔ_ＯＵＴ に接続されている。さらにノードＮＤ_４ と出力端子Ｔ_ＯＵＴ との間に、ノードＮＤ_４ に向かって順方向となるようにダイオードＤ_２ が接続されている。
【００２７】
電流源Ｉ_Ｓ により、図４に示すパルス状の電流ｉ_Ｓ が供給される。以下、図３に示すスイッチング回路の動作について説明する。
電流源Ｉ_Ｓ から電流が供給されていないとき、トランジスタＰＴ_１ ，ＰＴ_２ がともに非導通状態となり、出力端子Ｔ_ＯＵＴ にローレベルの電位、例えば、接地電位が現れる。
【００２８】
電流源Ｉ_Ｓ により電流ｉ_Ｓ が供給されているとき、抵抗素子Ｒ_３ ，Ｒ_４ に電流が流れ、抵抗素子Ｒ_３ により生じた電圧降下がトランジスタＰＴ_１ ，ＰＴ_２ の導通電圧に達したとき、トランジスタＰＴ_１ ，ＰＴ_２ が導通状態に切り換わり、それぞれ導通電流が流れる。
【００２９】
図１に示すスイッチング回路と同様に、スイッチング回路が安定状態に達したときそれぞれのノードの電圧が抵抗素子Ｒ_３ ，Ｒ_４ の抵抗値ｒ_３ ，ｒ_４ およびトランジスタＰＴ_１ ，ＰＴ_２ の導通電圧、ダイオードＤ_２ の導通電圧により決まる。ここで、詳細の式を省略するが、トランジスタＰＴ_１ ，ＰＴ_２ が導通時に出力端子Ｔ_ＯＵＴ の電圧Ｖ_ＯＵＴ のみを次式で示す。
【００３０】
【数７】
Ｖ_ＯＵＴ ＝Ｖ_ＣＣ−Ｖ_ＢＥ（ｒ_４ ／ｒ_３ ） …（７）
ここで、Ｖ_ＢＥはダイオードＤ_２ の導通電圧、ｒ_３ ，ｒ_４ はそれぞれ抵抗素子Ｒ_３ ，Ｒ_４ の抵抗値を示す。
【００３１】
式（７）に示すように、抵抗素子Ｒ_３ ，Ｒ_４ の抵抗値の比を設定することにより、導通時にトランジスタＰＴ_２ のコレクタ電位が制限される。このため、電流源Ｉ_Ｓ により電流ｉ_Ｓ が供給されるとき、抵抗素子Ｒ_３ ，Ｒ_４ およびダイオードＤ_２ により、トランジスタＰＴ_２ が飽和状態になることを防止され、スイッチング回路のスイッチング速度が改善される。
【００３２】
以上説明したように、本実施形態によれば、電流源Ｉ_Ｓ により電流ｉ_Ｓ が供給されたとき、電流ｉ_Ｓ により入力ノードＮＤ_４ に生じた電圧を直列接続の抵抗素子Ｒ_３ ，Ｒ_４ により分圧してトランジスタＰＴ_１ ，ＰＴ_２ のベースに供給し、トランジスタＰＴ_１ ，ＰＴ_２ のエミッタを電源電圧Ｖ_ＣＣの供給線１に接続し、トランジスタＰＴ_１ のコレクタを入力ノードＮＤ_１ に接続し、トランジスタＰＴ_２ のコレクタを出力端子Ｔ_ＯＵＴ に接続し、さらに負荷抵抗素子Ｒ_Ｌ を介して接地線に接続し、入力ノードＮＤ_４ のコレクタと出力端子Ｔ_ＯＵＴ との間にダイオードＤ_２ を接続するので、トランジスタＰＴ_２ が導通時飽和状態になることを防止され、スイッチング速度の向上を図れる。
【００３３】
応用例
図５は本発明に係るスイッチング回路の一応用例を示す回路図である。
図示の回路はｎｐｎトランジスタＮＴ_３ ，ＮＴ_４ により構成されている差動増幅回路、ｐｎｐトランジスタＰＴ_２ ，ＰＴ_３ により構成された差動増幅回路、抵抗素子Ｒ_１ ，Ｒ_２ 、ダイオードＤ_１ 、ｎｐｎトランジスタＮＴ_１ ，ＮＴ_２ および負荷抵抗素子Ｒ_Ｌ により構成されたスイッチング回路から構成されている。
また、ｎｐｎトランジスタＮＴ_５ ，ＮＴ_６ はｐｎｐトランジスタＰＴ_１ をオフさせるために設けられている。
【００３４】
図５に示すスイッチング回路は図１に示す本発明の第１の実施形態のスイッチング回路と同様であり、ここで、その詳細の動作について説明を省略する。
差動増幅回路を構成するトランジスタＮＴ_３ ，ＮＴ_４ のベースがそれぞれ入力端子Ｔ_ＩＮ１ ，Ｔ_ＩＮ２ に接続され、エミッタが電流源Ｉ_１ に共通に接続されている。コレクタがそれぞれ抵抗素子Ｒ_３ ，Ｒ_４ を介して電源電圧Ｖ_ＣＣの供給線１に接続されている。
【００３５】
トランジスタＮＴ_５ のベースがトランジスタＮＴ_３ のコレクタに接続され、トランジスタＮＴ_６ のベースがトランジスタＮＴ_４ のコレクタに接続されている。これらのトランジスタのコレクタが電源電圧Ｖ_ＣＣの供給線１に接続され、エミッタがそれぞれダイオードＤ_２ ，Ｄ_３ のアノードに接続され、ダイオードＤ_２ ，Ｄ_３ のカソードがそれぞれ電流源Ｉ_２ ，Ｉ_３ に接続されている。
【００３６】
差動増幅回路を構成するトランジスタＰＴ_２ ，ＰＴ_３ のベースがそれぞれダイオードＤ_２ ，Ｄ_３ のカソードに接続され、これらのトランジスタＰＴ_２ ，ＰＴ_３ のエミッタがトランジスタＰＴ_１ のコレクタに共通に接続され、トランジスタＰＴ_２ のコレクタが接地され、トランジスタＰＴ_３ のコレクタがノードＮＤ_１ に接続されている。ノードＮＤ_１ が直列に接続された抵抗素子Ｒ_１ ，Ｒ_２ を介して、接地されている。
なお、トランジスタＰＴ_１ のベースが電圧源Ｖ_Ｅ に接続され、エミッタが抵抗素子Ｒ_５ を介して電源電圧Ｖ_ＣＣの供給線１に接続されている。
【００３７】
以下、図５に示す回路の動作について説明する。
入力端子Ｔ_ＩＮ１ ，Ｔ_ＩＮ２ の間に、信号電圧ΔＶが入力される。なお、信号電圧ΔＶは、例えば、図６に示すようにパルス状の電圧信号である。
入力信号ΔＶがハイレベルに保持されているとき、差動増幅回路を構成するトランジスタＮＴ_３ ，ＮＴ_４ の内、トランジスタＮＴ_３ が導通状態となり、トランジスタＮＴ_４ が非導通状態となる。これに応じてトランジスタＮＴ_３ ，ＮＴ_４ のコレクタ間に差電圧が生じ、この差電圧に応じて、トランジスタＮＴ_５ ，ＮＴ_６ およびダイオードＤ_２ ，Ｄ_３ により、差動増幅回路を構成するトランジスタＰＴ_２ ，ＰＴ_３ のベースに差電圧が入力される。
【００３８】
トランジスタＰＴ_２ ，ＰＴ_３ のベース電圧差に応じて、トランジスタＰＴ_２ が非導通状態となり、トランジスタＰＴ_３ が導通状態となる。
このため、トランジスタＰＴ_１ に流れる電流ｉ_Ｓ が導通状態にあるトランジスタＰＴ_３ 側に流れて、これが信号電流ｉ_Ｓ として、ノードＮＤ_１ に入力される。
【００３９】
第１の実施形態に説明したように、信号電流ｉ_Ｓ がノードＮＤ_１ に入力されているとき、スイッチング回路の出力端子Ｔ_ＯＵＴ に抵抗素子Ｒ_１ ，Ｒ_２ の抵抗値ｒ_１ ，ｒ_２ およびトランジスタＮＴ_１ ，ＮＴ_２ 、ダイオードＤ_１ の導通電圧Ｖ_ＢＥに応じて設定された電圧Ｖ_ＯＵＴ が出力される。そして、抵抗素子Ｒ_１ ，Ｒ_２ およびダイオードＤ_１ により、トランジスタＮＴ_２ が導通したとき、飽和状態になることを防止され、スイッチング速度の向上を図れる。
図６はパルス状の入力電圧ΔＶおよびそれに応じた出力電圧Ｖ_ＯＵＴ の波形を示す波形図である。図示のように、トランジスタＮＴ_２ の飽和状態が回避されたため、出力電圧Ｖ_ＯＵＴ におけるレベルの切り換わりが速くなり、スイッチング速度が向上した。
【００４０】
次に、図７に示すＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ ）回路における本発明の応用例について説明する。
図７に示すＰＬＬ回路はキャパシタＣ_１ 、チャージポンプ回路１０、位相比較器２０、ローパスフィルタ（ＬＰＦ）３０、電圧制御発振器（ＶＣＯ）４０、分周器５１、５２、発振器（ＯＳＣ）６０により構成されている。
【００４１】
チャージポンプ回路１０は位相比較器２０からの誤差電圧信号ΔＶを受けて、それに応じてキャパシタＣ_１ に対してチャージ（ソース）またはディスチャージ（シンク）する。
ＰＬＬ回路においては、シンクまたはソースするタイミングが重要な要素であり、タイミングのずれが生じると、リファレンスリーク、位相ノイズなどが発生してしまう。即ち、容量負荷、抵抗負荷、電流源などを駆動するトランジスタにおいては、スイッチング速度を保持し、スイッチング動作時の平衡を保つため、トランジスタ導通時飽和状態になることが回避しなければならない。このため、チャージポンプ回路１０には本発明のスイッチング回路が適用される。
【００４２】
図８は本発明の第１実施形態のスイッチング回路を用いたチャージポンプ回路の一例を示す回路図であり、キャパシタＣ_１ をシンクさせるときの動作を示す図である。
図９はチャージポンプ回路１０の波形図である。
図１０は本発明の第１実施形態のスイッチング回路を用いたチャージポンプ回路の一例を示す回路図であり、キャパシタＣ_１ をソースさせるときの動作を示す図である。
図１１は本発明の第２実施形態のスイッチング回路を用いたチャージポンプ回路の一例を示す回路図であり、キャパシタＣ_１ をソースさせるときの動作を示す図である。
【００４３】
図８に示すチャージポンプ回路はｐｎｐトランジスタＰＴ_１ ，ＰＴ_２ により構成された差動増幅回路、抵抗素子Ｒ_１ ，Ｒ_２ 、ｎｐｎトランジスタＮＴ_１ ，ＮＴ_２ およびダイオードＤ_１ により構成されたスイッチング回路、さらにｎｐｎトランジスタＮＴ_３ ，ＮＴ_４ により構成されたカレントミラー回路により構成されている。
【００４４】
図８に示すように、差動増幅回路を構成するトランジスタＰＴ_１ ，ＰＴ_２ のベースの間に、ＰＬＬ回路の位相比較器２０からの誤差電圧信号ΔＶが入力され、さらに、ｐｎｐトランジスタＰＴ_１ のベースに電圧源Ｖ_Ｅ が接続されている。
トランジスタＰＴ_１ ，ＰＴ_２ のエミッタが電流源Ｉ_１ に共通に接続され、トランジスタＰＴ_１ のコレクタが接地され、トランジスタＰＴ_２ のコレクタがノードＮＤ_１ に接続され、ノードＮＤ_１ が直列に接続された抵抗素子Ｒ_１ ，Ｒ_２ を介して接地されている。
【００４５】
スイッチング回路の出力ノードＮＤ_２ が電流源Ｉ_２ に接続され、さらにカレントミラー回路を構成するトランジスタＮＴ_３ ，ＮＴ_４ のベースとトランジスタＮＴ_３ のコレクタとの共通の接続点に接続されている。
トランジスタＮＴ_４ のコレクタとｐｎｐトランジスタＰＴ_３ のコレクタがともにが出力端子Ｔ_ＯＵＴ に接続されている。
トランジスタＮＴ_３ ，ＮＴ_４ のエミッタが接地され、トランジスタＰＴ_３ のエミッタが電源電圧Ｖ_ＣＣの供給線１に接続されている。
【００４６】
差動増幅回路を構成するトランジスタＰＴ_１ ，ＰＴ_２ のベース間に、例えば、図９（ａ）に示す誤差電圧信号ΔＶが入力されたとき、トランジスタＰＴ_２ が非導通状態になり、トランジスタＰＴ_１ が導通状態になる。このため、電流源Ｉ_１ により差動増幅回路に供給された電流がトランジスタＰＴ_１ 側に流れ、ノードＮＤ_１ に電流の供給が停止する。
【００４７】
このとき、スイッチング回路におけるトランジスタＮＴ_１ ，ＮＴ_２ がともに非導通状態になり、電流源Ｉ_２ により供給された電流がカレントミラー回路を構成するトランジスタＮＴ_３ のコレクタに供給される。このため、トランジスタＮＴ_４ 側にはシンク電流Ｉ_ＳＩＮＫが流れる。
なお、このとき、トランジスタＰＴ_３ のベースに入力された制御信号により、トランジスタＰＴ_３ が非導通状態に設定され、シンク電流Ｉ_ＳＩＮＫにより、例えば、出力端子Ｔ_ＯＵＴ に接続されたキャパシタＣ_１ がディスチャージされ、キャパシタＣ_１ の端子電圧Ｖ_Ｃ が降下する。
【００４８】
誤差電圧信号ΔＶの立ち下がりエッジから、差動増幅回路においてトランジスタＰＴ_１ ，ＰＴ_２ のベースに同電位が印加されるが、トランジスタＰＴ_１ ，ＰＴ_２ のエミッタサイズを設定することにより、電流源Ｉ_１ により供給された電流がトランジスタＰＴ_２ 側に流れるように設定され、ノードＮＤ_１ に電流ｉ_Ｓ が供給される。
【００４９】
このため、スイッチング回路において、トランジスタＮＴ_１ ，ＮＴ_２ が導通状態に切り換わり、電流源Ｉ_２ により供給された電流がスイッチング回路のトランジスタＮＴ_２ に流れるため、カレントミラー回路を構成するトランジスタＮＴ_３ のコレクタに電流が殆ど流れず、トランジスタＮＴ_４ のコレクタにシンク電流Ｉ_ＳＩＮＫは流れない。
【００５０】
そして、差動増幅回路を構成するトランジスタＰＴ_１ ，ＰＴ_２ のベース間に誤差電圧信号ΔＶが入力されたとき、スイッチング回路において、ノードＮＤ_１ への電流ｉ_Ｓ の供給が停止し、トランジスタＮＴ_１ ，ＮＴ_２ がふたたび非導通状態に切り換わり、カレントミラー回路により、シンク電流Ｉ_ＳＩＮＫが発生される。
なお、スイッチング回路においては、入力ノードＮＤ_１ に信号電流ｉ_Ｓ が供給され、トランジスタＮＴ_１ ，ＮＴ_２ がともに導通状態にあるとき、抵抗素子Ｒ_１ ，Ｒ_２ およびダイオードＤ_１ により、トランジスタＮＴ_２ が飽和状態になることが回避されるので、信号電流ｉ_Ｓ の供給が停止したとき、スイッチング回路におけるオフ状態への切り換え速度が速く、ＰＬＬ回路にタイミングずれを生じることなく、ＰＬＬ回路の動作精度が改善される。
【００５１】
図９はシンク電流Ｉ_ＳＩＮＫが発生された場合の波形図である。
図９（ａ）は位相比較器２０からの誤差電圧信号ΔＶの波形、図９（ｂ）、（（ｃ）は従来のスイッチング回路を用いる場合のトランジスタＮＴ_２ のコレクタ電圧およびシンク電流Ｉ_ＳＩＮＫの波形、図９（ｄ）、（ｅ）は本発明のスイッチング回路を用いた場合のトランジスタＮＴ_２ のコレクタ電圧およびシンク電流Ｉ_ＳＩＮＫの波形をそれぞれ示している。
【００５２】
図９に示すように、チャージポンプ回路に従来のスイッチング回路を使用すると、トランジスタが導通状態になる場合、飽和領域に入り、導通状態から非導通状態への切り換え時間が長くなり、スイッチング速度が低下する。これにより、誤差電圧信号ΔＶが入力されてから、シンク電流Ｉ_ＳＩＮＫが発生されるまで遅延時間Ｔ_Ｄ が生じて、回路によっては、この遅延時間Ｔ_Ｄ が１００ナノ秒（ｎｓ）以上になることがあり、ＰＬＬ回路の精度が低下してしまう。
【００５３】
チャージポンプ回路に本発明のスイッチング回路を適用することにより、スイッチング回路を構成するトランジスタＮＴ_２ が飽和状態になることが回避され、ＰＬＬ回路のタイミングずれが防止される。
【００５４】
同様に、図１０に示すチャージポンプ回路においては、差動増幅回路を構成するトランジスタＰＴ_１ ，ＰＴ_２ のベース間に誤差電圧信号ΔＶが入力されたとき、スイッチング回路におけるトランジスタＮＴ_１ ，ＮＴ_２ がともに非導通状態に設定され、電流源Ｉ_２ により発生された電流がカレントミラー回路を構成するトランジスタＮＴ_４ のコレクタに流れ、カレントミラー回路により、ソース電流Ｉ_ＳＯＲＳが発生され、出力端子Ｔ_ＯＵＴ に接続されているキャパシタＣ_１ に対して、チャージを行い、キャパシタＣ_１ の端子電圧Ｖ_Ｃ が上昇する。
【００５５】
本例においては、本発明のスイッチング回路を適用することにより、スイッチング速度が向上し、誤差電圧信号ΔＶに対して、ソース電流Ｉ_ＳＯＲＳの遅延時間が小さく、ＰＬＬ回路にタイミングずれを生じることなく、ＰＬＬ回路の動作精度が改善される。
【００５６】
そして、図１１に示すチャージポンプ回路においては、図２に示す第２の実施形態のスイッチング回路が適用され、これにより、差動増幅回路を構成するトランジスタＮＴ_１ ，ＮＴ_２ のベース間に入力された誤差電圧信号ΔＶに対して、ソース電流Ｉ_ＳＯＲＳの遅延時間Ｔ_Ｄ が短く、ＰＬＬ回路にタイミングのずれを生じることが回避され、ＰＬＬ回路の動作精度が向上する。
【００５７】
上述したように、図７に示すＰＬＬ回路においては、本発明のスイッチング回路をチャージポンプ回路１０に適用することにより、位相比較器２０により発生された誤差電圧信号ΔＶに応じて、チャージポンプ回路１０によりタイミングずれなくシンク電流Ｉ_ＳＩＮＫまたはソース電流Ｉ_ＳＯＲＳが発生され、キャパシタＣ_１ に対してディスチャージまたはチャージが行われ、キャパシタＣ_１ の端子電圧Ｖ_Ｃ が誤差電圧信号ΔＶにより制御される。
【００５８】
そして、キャパシタＣ_１ の端子電圧Ｖ_Ｃ がローパスフィルタ３０により高周波成分が除去され、電圧制御発振器４０に供給される。電圧制御発振器４０により、ローパスフィルタ３０の出力電圧に応じて発振信号Ｓ_Ｌ が発生され、分周器５１により分周された後位相比較器２０に入力される。
さらに、発振器６０により発生された発振信号Ｓ_Ｏ が分周器５２により分周された後位相比較器２０に入力される。
【００５９】
位相比較器２０により、分周器５１，５２からの発振信号Ｓ_Ｌ ，Ｓ_Ｏ の位相が比較され、これらの信号の位相差に応じた誤差電圧信号ΔＶが発生され、チャージポンプ回路１０に出力される。
【００６０】
このように構成されたＰＬＬ回路により、外部発振器６０により発生された発振信号Ｓ_Ｏ と同相の発振信号Ｓ_Ｌ が発生される。さらに、チャージポンプ回路１０に本発明のスイッチング回路を適用することにより、ＰＬＬ回路のタイミングずれが回避され、発振信号Ｓ_Ｌ が外部発振器６０により発生された発振信号Ｓ_Ｏ に対して、高い精度で位相が追従し、ＰＬＬ回路の精度の向上を図れる。さらにチャージポンプ回路１０に本発明のスイッチング回路を適用することにより、消費電力を低減でき、低電圧での動作を実現できる。
【００６１】
【発明の効果】
以上説明したように、本発明のスイッチング回路によれば、スイッチング速度の向上を図れ、消費電力を低減でき、低電圧の場合でも動作するスイッチング回路を実現できる利点がある。
さらに、本発明のスイッチング回路を、例えばＰＬＬ回路のチャージポンプ回路に適用することにより、低電圧で動作でき、かつリファレンスリース、位相ノイズなどを改善でき、精度の高いＰＬＬ回路を実現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係るスイッチング回路の第１実施形態を示す回路図である。
【図２】第１実施形態における波形図である。
【図３】本発明に係るスイッチング回路の第２実施形態を示す回路図である。
【図４】第２実施形態における波形図である。
【図５】本発明の一応用例を示す回路図である。
【図６】図５の回路例における波形図である。
【図７】ＰＬＬ回路の構成を示す回路図である。
【図８】チャージポンプ回路の一例を示す回路図である。
【図９】図８に示すチャージポンプ回路の波形図である。
【図１０】チャージポンプ回路の一例を示す回路図である。
【図１１】チャージポンプ回路の一例を示す回路図である。
【図１２】従来のスイッチング回路の一例を示す回路図である。
【図１３】従来のスイッチング回路の一例を示す回路図である。
【図１４】従来のスイッチング回路の一例を示す回路図である。
【図１５】従来のスイッチング回路の一例を示す回路図である。
【図１６】図１２に示すスイッチング回路の波形図である。
【符号の説明】
Ｉ_Ｓ …電流源、Ｒ_１ ，Ｒ_２ …抵抗素子、Ｒ_Ｌ …負荷抵抗素子、Ｃ_Ｌ …負荷容量素子、ＮＴ_１ ，ＮＴ_２ ，…，ＮＴ_６ …ｎｐｎ型トランジスタ、ＰＴ_１ ，ＰＴ_２ ，…，ＰＴ_６ …ｐｎｐ型トランジスタ、Ｄ_１ ，Ｄ_２ …ダイオード、Ｔ_ＩＮ１ ，Ｔ_ＩＮ２ …入力端子、Ｔ_ＯＵＴ …出力端子、Ｖ_ＯＵＴ …出力電圧，Ｃ_１ …キャパシタ、１０…チャージポンプ回路、２０…位相比較器、３０…ローパスフィルタ、４０…電圧制御発振器、５１，５２…分周器、６０…発振器、Ｖ_ＣＣ…電源電圧、ＧＮＤ…接地電位、１…電源電圧Ｖ_ＣＣの供給線、２…接地線。

Claims (5)

1. 入力ノードと基準電源との間に直列に接続されている第１および第２の抵抗素子と、
   ベースが上記第１および第２の抵抗素子間の接続点に接続され、エミッタが上記基準電源に接続され、コレクタが上記入力ノードに接続されている第１のトランジスタと、
   ベースが上記第１のトランジスタのベースに共通に接続され、エミッタが上記基準電源に接続され、コレクタが出力ノードに接続されている第２のトランジスタと、
   上記入力ノードと上記出力ノードとの間に接続されているダイオードとを有する
   スイッチング回路。
2. 上記第１および第２のトランジスタはｎｐｎ型トランジスタにより構成され、上記ダイオードは上記入力ノード側から上記出力ノード側に向かって順方向となるように接続されている
   請求項１記載のスイッチング回路。
3. 上記第１および第２のトランジスタはｐｎｐ型トランジスタにより構成され、上記ダイオードは上記出力ノード側から上記入力ノード側に向かって順方向となるように接続されている
   請求項１記載のスイッチング回路。
4. 上記出力ノードが負荷抵抗を介して、電源に接続されている
   請求項１記載のスイッチング回路。
5. 上記第２のトランジスタのエミッタサイズが上記第１のトランジスタのエミッタサイズのｎ（ｎ≧１）倍に形成されている
   請求項１記載のスイッチング回路。

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