JPH1188160A - チャージポンプ回路およびpll回路 - Google Patents
チャージポンプ回路およびpll回路Info
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- JPH1188160A JPH1188160A JP9243961A JP24396197A JPH1188160A JP H1188160 A JPH1188160 A JP H1188160A JP 9243961 A JP9243961 A JP 9243961A JP 24396197 A JP24396197 A JP 24396197A JP H1188160 A JPH1188160 A JP H1188160A
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- circuit
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 チャージ動作の切り換えを高速に行うことが
できるチャージポンプ回路を提供する。 【解決手段】 トランジスタQ11がオン状態になるとキ
ャパシタに電荷がチャージされる。トランジスタQ11と
Q11’とはECL回路43を構成し、トランジスタQ12
とQ12’とはECL回路46を構成する。電源52から
ハイレベルの電位がトランジスタQ15に供給されると、
トランジスタQ12,Q13がオンになり、トランジスタQ
11もオンになる。ここで、トランジスタQ11のベース
は、トランジスタQ14,抵抗R1 ,R2 によって低イン
ピーダンスに保たれている。
できるチャージポンプ回路を提供する。 【解決手段】 トランジスタQ11がオン状態になるとキ
ャパシタに電荷がチャージされる。トランジスタQ11と
Q11’とはECL回路43を構成し、トランジスタQ12
とQ12’とはECL回路46を構成する。電源52から
ハイレベルの電位がトランジスタQ15に供給されると、
トランジスタQ12,Q13がオンになり、トランジスタQ
11もオンになる。ここで、トランジスタQ11のベース
は、トランジスタQ14,抵抗R1 ,R2 によって低イン
ピーダンスに保たれている。
Description
【0001】
【発明が属する技術分野】本発明は、チャージポンプ回
路およびPLL回路に関する。
路およびPLL回路に関する。
【0002】
【従来の技術】図5は、従来のチャージポンプ回路1の
回路図である。図5に示すように、チャージポンプ回路
1は、差動増幅回路2、カレントミラー回路3、npn
型のトランジスタQ5 およびキャパシタCを有する。こ
こで、差動増幅回路2は、npn型のトランジスタ
Q1 ,Q2 および定電流源I0 を備えている。また、カ
レントミラー回路3は、pnp型のトランジスタQ3 ,
Q4 を備えている。
回路図である。図5に示すように、チャージポンプ回路
1は、差動増幅回路2、カレントミラー回路3、npn
型のトランジスタQ5 およびキャパシタCを有する。こ
こで、差動増幅回路2は、npn型のトランジスタ
Q1 ,Q2 および定電流源I0 を備えている。また、カ
レントミラー回路3は、pnp型のトランジスタQ3 ,
Q4 を備えている。
【0003】チャージポンプ回路1では、キャパシタC
に電荷をチャージするときに、例えば、信号S0がハイ
レベルになり、それによって、トランジスタQ4 がオン
状態になる。そして、定電流源I0 からの定電流i0 が
トランジスタQ3 ,Q4 のエミッタ・コレクタ間を流
れ、この定電流i0 によってキャパシタCに電荷がチャ
ージされる。一方、チャージポンプ回路1では、キャパ
シタCから電荷をポンプ(ディスチャージ)するとき
に、信号S1がハイレベルになり、トランジスタQ5 が
オン状態になる。そして、キャパシタCに蓄積されてい
る電荷が、トランジスタQ5 のコレクタ・エミッタ間を
介して、グランド(GND)に流出される。
に電荷をチャージするときに、例えば、信号S0がハイ
レベルになり、それによって、トランジスタQ4 がオン
状態になる。そして、定電流源I0 からの定電流i0 が
トランジスタQ3 ,Q4 のエミッタ・コレクタ間を流
れ、この定電流i0 によってキャパシタCに電荷がチャ
ージされる。一方、チャージポンプ回路1では、キャパ
シタCから電荷をポンプ(ディスチャージ)するとき
に、信号S1がハイレベルになり、トランジスタQ5 が
オン状態になる。そして、キャパシタCに蓄積されてい
る電荷が、トランジスタQ5 のコレクタ・エミッタ間を
介して、グランド(GND)に流出される。
【0004】ところで、一般的に、トランジション周波
数fT は、pnp型のトランジスタの方がnpn型のト
ランジスタに比べて1桁程度も低い。また、ベース・エ
ミッタ間に生じるベース蓄積容量Cbは、pnp型のト
ランジスタの方がnpn型のトランジスタに比べて1桁
程度も大きい。そのため、pnp型のトランジスタは、
オフ状態からオン状態に切り換わるタイミングは高速で
あるが、ベース蓄積容量Cbが大きいため、オン状態か
らオフ状態に切り換わるときに、コレクタ・エミッタ間
を流れる電流の波形は鈍ったものになってしまう。
数fT は、pnp型のトランジスタの方がnpn型のト
ランジスタに比べて1桁程度も低い。また、ベース・エ
ミッタ間に生じるベース蓄積容量Cbは、pnp型のト
ランジスタの方がnpn型のトランジスタに比べて1桁
程度も大きい。そのため、pnp型のトランジスタは、
オフ状態からオン状態に切り換わるタイミングは高速で
あるが、ベース蓄積容量Cbが大きいため、オン状態か
らオフ状態に切り換わるときに、コレクタ・エミッタ間
を流れる電流の波形は鈍ったものになってしまう。
【0005】以下、pnp型のトランジスタが、npn
型のトランジスタに比べてトランジション周波数fT が
1桁程度も低い理由を述べる。トランジスタは、ベース
・エミッタ間の電圧の変化viに応じて、ベースに電荷
が蓄積される。ここで、ベースに生じる見かけ上の容量
をベース蓄積容量Cbとすると、下記式(1)が成り立
つ。なお、式(1)において、「τF 」は順方向のベー
ス走行時間を示し、「gm」は相互コンダクタンスを示
し、「q」は電荷を示し、IC はコレクタ電流を示し、
「k」はボルツマン定数を示し、Tは温度を示してい
る。
型のトランジスタに比べてトランジション周波数fT が
1桁程度も低い理由を述べる。トランジスタは、ベース
・エミッタ間の電圧の変化viに応じて、ベースに電荷
が蓄積される。ここで、ベースに生じる見かけ上の容量
をベース蓄積容量Cbとすると、下記式(1)が成り立
つ。なお、式(1)において、「τF 」は順方向のベー
ス走行時間を示し、「gm」は相互コンダクタンスを示
し、「q」は電荷を示し、IC はコレクタ電流を示し、
「k」はボルツマン定数を示し、Tは温度を示してい
る。
【0006】
【数1】 Cb=τF ・gm =τF ・q・IC /(kT) …(1)
【0007】ところで、τF はfT に反比例する。すな
わち、fT が低いほど、また、トランジスタに流れる電
流が大きいほど、ベース蓄積容量Cbは大きい。チャー
ジポンプ回路1は、約100μAの大電流にて、外付け
のキャパシタCを駆動する。ここで、pnp型のトラン
ジスタの単体電流密度がnpn型に比べてて低いので、
pnp型のトランジスタのサイズを大きくする必要があ
り、その分だけ寄生容量が増大する。このような理由か
ら、図5に示すpnp型のトランジスタQ4 は、npn
型のトランジスタQ5 に比べてベース蓄積容量Cbが1
桁以上大きい。従って、トランジスタQ3 ,Q4 のオン
/オフ状態切り換えを高速に行うためには、トランジス
タQ3 ,Q4 のベースに蓄積した電荷を高速に放電する
必要があり、トランジスタQ4 のベースを低インピーダ
ンスで駆動しなければならない。
わち、fT が低いほど、また、トランジスタに流れる電
流が大きいほど、ベース蓄積容量Cbは大きい。チャー
ジポンプ回路1は、約100μAの大電流にて、外付け
のキャパシタCを駆動する。ここで、pnp型のトラン
ジスタの単体電流密度がnpn型に比べてて低いので、
pnp型のトランジスタのサイズを大きくする必要があ
り、その分だけ寄生容量が増大する。このような理由か
ら、図5に示すpnp型のトランジスタQ4 は、npn
型のトランジスタQ5 に比べてベース蓄積容量Cbが1
桁以上大きい。従って、トランジスタQ3 ,Q4 のオン
/オフ状態切り換えを高速に行うためには、トランジス
タQ3 ,Q4 のベースに蓄積した電荷を高速に放電する
必要があり、トランジスタQ4 のベースを低インピーダ
ンスで駆動しなければならない。
【0008】上述したようなチャージポンプ回路は、P
LL(Phase Locked Loop) 回路に組み込まれている。図
6は、PLL回路20の構成図である。図6に示すよう
に、PLL回路20は、チャージポンプ回路21、LP
F(LowPass Filter) 22、VCO(Voltage Control Os
cillator:電圧制御発振器) 23、分周器24,27、
位相比較回路25およびOSC(Oscillator:発振器) 2
6を有する。PLL回路20では、位相比較回路25に
おいて、VCO23から出力されて分周器24において
分周された出力信号S24と、OSC26から出力され
て分周器27において分周された基準信号Sref との位
相が比較される。そして、比較の結果、出力信号S24
が基準信号Sref 対して位相が遅れている場合には、そ
の遅れ量に応じたパルス幅tu を持つUP信号S25a
が、位相比較回路25からチャージポンプ回路21に出
力される。一方、比較の結果、出力信号S24が基準信
号Sref に対して位相が進んでいる場合には、その進み
量に応じたパルス幅td を持つDOWN信号S25b
が、位相比較回路25からチャージポンプ回路21に出
力される。
LL(Phase Locked Loop) 回路に組み込まれている。図
6は、PLL回路20の構成図である。図6に示すよう
に、PLL回路20は、チャージポンプ回路21、LP
F(LowPass Filter) 22、VCO(Voltage Control Os
cillator:電圧制御発振器) 23、分周器24,27、
位相比較回路25およびOSC(Oscillator:発振器) 2
6を有する。PLL回路20では、位相比較回路25に
おいて、VCO23から出力されて分周器24において
分周された出力信号S24と、OSC26から出力され
て分周器27において分周された基準信号Sref との位
相が比較される。そして、比較の結果、出力信号S24
が基準信号Sref 対して位相が遅れている場合には、そ
の遅れ量に応じたパルス幅tu を持つUP信号S25a
が、位相比較回路25からチャージポンプ回路21に出
力される。一方、比較の結果、出力信号S24が基準信
号Sref に対して位相が進んでいる場合には、その進み
量に応じたパルス幅td を持つDOWN信号S25b
が、位相比較回路25からチャージポンプ回路21に出
力される。
【0009】チャージポンプ回路21では、UP信号S
25aがハイレベルのときに、スイッチ31がオン状態
になり、定電流源33からの定電流がpnp型のトラン
ジスタQ3 ,Q4 のエミッタ・コレクタ間を流れる。そ
のによって、キャパシタCがチャージされ、A点の電位
が上昇する。一方、チャージポンプ回路21では、DO
WN信号S25bがハイレベルのときに、スイッチ32
がオン状態になり、それに応じてnpn型のトランジス
タQ5 がオン状態になる。その結果、キャパシタCに蓄
積されていた電荷がトランジスタQ5 のコレクタ・エミ
ッタ間を介してGNDに流れ(ディスチャージされ)、
A点の電位が下降する。
25aがハイレベルのときに、スイッチ31がオン状態
になり、定電流源33からの定電流がpnp型のトラン
ジスタQ3 ,Q4 のエミッタ・コレクタ間を流れる。そ
のによって、キャパシタCがチャージされ、A点の電位
が上昇する。一方、チャージポンプ回路21では、DO
WN信号S25bがハイレベルのときに、スイッチ32
がオン状態になり、それに応じてnpn型のトランジス
タQ5 がオン状態になる。その結果、キャパシタCに蓄
積されていた電荷がトランジスタQ5 のコレクタ・エミ
ッタ間を介してGNDに流れ(ディスチャージされ)、
A点の電位が下降する。
【0010】チャージポンプ回路21では、A点の電位
が信号21としてLPF22を介してVCO23にフィ
ードバックされる。そして、出力信号S24と基準信号
Sref との位相差が零になったとき、ロック状態とな
り、上述したフィードバックループが安定する。ところ
で、出力信号S24と基準信号Sref との位相差が零に
なったとき、位相比較回路25からチャージポンプ回路
21に、図7(A),(B)に示すように、基準信号S
ref の周期tref よりも大幅に短いパルス幅tm だけ同
時にオン状態になるUP信号S25aおよびDOWN信
号S25bが出力される。
が信号21としてLPF22を介してVCO23にフィ
ードバックされる。そして、出力信号S24と基準信号
Sref との位相差が零になったとき、ロック状態とな
り、上述したフィードバックループが安定する。ところ
で、出力信号S24と基準信号Sref との位相差が零に
なったとき、位相比較回路25からチャージポンプ回路
21に、図7(A),(B)に示すように、基準信号S
ref の周期tref よりも大幅に短いパルス幅tm だけ同
時にオン状態になるUP信号S25aおよびDOWN信
号S25bが出力される。
【0011】そして、トランジスタQ4 ,Q5 のエミッ
タ・コレクタ間を流れる電流i4 ,i5 は、図7
(C),(D)に示すように変化する。これにより、キ
ャパシタCに流入する電流(i4 −i5 )は、図7
(E)に示すように変化する。
タ・コレクタ間を流れる電流i4 ,i5 は、図7
(C),(D)に示すように変化する。これにより、キ
ャパシタCに流入する電流(i4 −i5 )は、図7
(E)に示すように変化する。
【0012】すなわち、チャージポンプ回路21では、
トランジスタQ5 として、オン/オフ状態の切り換えが
高速なnpn型のトランジスタを用いているため、ポン
プ時にトランジスタQ5 のオン/オフ状態を切り換えた
ときに、図7(D)に示すように、電流i5 の立ち上が
りおよび立ち下がりは急峻になる。
トランジスタQ5 として、オン/オフ状態の切り換えが
高速なnpn型のトランジスタを用いているため、ポン
プ時にトランジスタQ5 のオン/オフ状態を切り換えた
ときに、図7(D)に示すように、電流i5 の立ち上が
りおよび立ち下がりは急峻になる。
【0013】
【発明が解決しようとする課題】ところが、チャージポ
ンプ回路21では、トランジスタQ4 として、オン状態
からオフ状態への切り換えが低速なpnp型のトランジ
スタを用いていることから、図7(C)に示すように、
チャージ時にトランジスタQ4 がオン状態に切り換わる
ときには、電流i4 は急峻に立ち上がるが、その後、オ
フ状態に切り換わるときに、ベース蓄積容量Cbの影響
で、電流i4 の立ち下がりは遅れてしまう。
ンプ回路21では、トランジスタQ4 として、オン状態
からオフ状態への切り換えが低速なpnp型のトランジ
スタを用いていることから、図7(C)に示すように、
チャージ時にトランジスタQ4 がオン状態に切り換わる
ときには、電流i4 は急峻に立ち上がるが、その後、オ
フ状態に切り換わるときに、ベース蓄積容量Cbの影響
で、電流i4 の立ち下がりは遅れてしまう。
【0014】そのため、電流i4 から電流i5 を差し引
いた図7(E)に示す電流(i4 −i5 )がキャパシタ
Cに流入し、その影響で、A点の電位が変動してしま
う。このA点の電位は、信号21としてLPF22を介
してVCO23にフィードバックされるため、図8に示
すように、位相比較回路25に入力される出力信号S2
4の周波数fref が悪化し、いわゆるリファレンスリー
クの悪化が生じてしまう。すなわち、図7(E)に示す
電流(i4 − i5 )が零になることが理想的である。
ところで、図7(A),(B)に示すUP信号S25a
およびDOWN信号S25bのパルス幅tm は、チャー
ジポンプ回路1に不感帯が生じないように数十nsの任
意の幅に決定される。しかしながら、このパルス幅tm
を零にして、出力信号S24と基準信号Sref との位相
差が零になったときに、UP信号S25aおよびDOW
N信号S25bにパルスが生じないようにすると、リフ
ァレンスリークおよび近傍ノイズが却って悪化する。こ
れは、不感帯の範囲では、VCO23に外乱が印加され
て位相が変動しても位相比較回路25は誤差信号(補正
信号)を出力できず、VCO23の信号は外乱によって
揺さぶられてしまい、PLLループ帯域内のサプレス効
果が小さくなってしまうためである。
いた図7(E)に示す電流(i4 −i5 )がキャパシタ
Cに流入し、その影響で、A点の電位が変動してしま
う。このA点の電位は、信号21としてLPF22を介
してVCO23にフィードバックされるため、図8に示
すように、位相比較回路25に入力される出力信号S2
4の周波数fref が悪化し、いわゆるリファレンスリー
クの悪化が生じてしまう。すなわち、図7(E)に示す
電流(i4 − i5 )が零になることが理想的である。
ところで、図7(A),(B)に示すUP信号S25a
およびDOWN信号S25bのパルス幅tm は、チャー
ジポンプ回路1に不感帯が生じないように数十nsの任
意の幅に決定される。しかしながら、このパルス幅tm
を零にして、出力信号S24と基準信号Sref との位相
差が零になったときに、UP信号S25aおよびDOW
N信号S25bにパルスが生じないようにすると、リフ
ァレンスリークおよび近傍ノイズが却って悪化する。こ
れは、不感帯の範囲では、VCO23に外乱が印加され
て位相が変動しても位相比較回路25は誤差信号(補正
信号)を出力できず、VCO23の信号は外乱によって
揺さぶられてしまい、PLLループ帯域内のサプレス効
果が小さくなってしまうためである。
【0015】本発明は上述した従来技術の問題点に鑑み
てなされ、チャージ動作の切り換えを高速に行うことが
できるチャージポンプ回路を提供することを目的とす
る。また、本発明は、リファレンスリークを抑えること
ができるPLL回路を提供することを目的とする。
てなされ、チャージ動作の切り換えを高速に行うことが
できるチャージポンプ回路を提供することを目的とす
る。また、本発明は、リファレンスリークを抑えること
ができるPLL回路を提供することを目的とする。
【0016】
【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、本発明の
チャージポンプ回路は、キャパシタの一方の電極に第1
の導電型の第1のトランジスタのコレクタと第2の導電
型の第2のトランジスタのコレクタとを接続し、前記第
1のトランジスタをオン状態にして電源ラインからの電
荷を前記キャパシタにチャージし、前記第2のトランジ
スタをオン状態にして前記キャパシタに蓄積された電荷
を放電するチャージポンプ回路であって、前記第1のト
ランジスタと、当該第1のトランジスタとエミッタ相互
間を接続した第1の導電型の第3のトランジスタとを備
えた第1のECL回路と、前記第1のトランジスタとベ
ース相互間を接続した第1の導電型の第4のトランジス
タと、前記第4のトランジスタとエミッタ相互間を結合
し、前記第3のトランジスタとベース相互間を接続した
第1の導電型の第5のトランジスタとを備えた第2のE
CL回路と、一方の差動出力点を前記第4のトランジス
タのコレクタに接続し、他方の差動出力点を前記第5の
トランジスタのコレクタに接続した差動出力回路と、エ
ミッタおよびコレクタが、それぞれ前記第4のトランジ
スタのベースおよびコレクタと接続された第1の導電型
の第6のトランジスタと、エミッタおよびコレクタが、
それぞれ前記第5のトランジスタのベースおよびコレク
タと接続された第1の導電型の第7のトランジスタと、
所定のインピーダンスで、前記電源ラインからの電流
を、前記第4のトランジスタのベースおよび前記第5の
トランジスタのベースに供給する電源手段とを有する。
本発明のチャージポンプ回路では、前記第1の導電型は
pnp型であり、前記第2の導電型はnpn型である。
また、前記第1のインピーダンス素子および前記第2の
インピーダンス素子は、抵抗である。
点を解決し、上述した目的を達成するために、本発明の
チャージポンプ回路は、キャパシタの一方の電極に第1
の導電型の第1のトランジスタのコレクタと第2の導電
型の第2のトランジスタのコレクタとを接続し、前記第
1のトランジスタをオン状態にして電源ラインからの電
荷を前記キャパシタにチャージし、前記第2のトランジ
スタをオン状態にして前記キャパシタに蓄積された電荷
を放電するチャージポンプ回路であって、前記第1のト
ランジスタと、当該第1のトランジスタとエミッタ相互
間を接続した第1の導電型の第3のトランジスタとを備
えた第1のECL回路と、前記第1のトランジスタとベ
ース相互間を接続した第1の導電型の第4のトランジス
タと、前記第4のトランジスタとエミッタ相互間を結合
し、前記第3のトランジスタとベース相互間を接続した
第1の導電型の第5のトランジスタとを備えた第2のE
CL回路と、一方の差動出力点を前記第4のトランジス
タのコレクタに接続し、他方の差動出力点を前記第5の
トランジスタのコレクタに接続した差動出力回路と、エ
ミッタおよびコレクタが、それぞれ前記第4のトランジ
スタのベースおよびコレクタと接続された第1の導電型
の第6のトランジスタと、エミッタおよびコレクタが、
それぞれ前記第5のトランジスタのベースおよびコレク
タと接続された第1の導電型の第7のトランジスタと、
所定のインピーダンスで、前記電源ラインからの電流
を、前記第4のトランジスタのベースおよび前記第5の
トランジスタのベースに供給する電源手段とを有する。
本発明のチャージポンプ回路では、前記第1の導電型は
pnp型であり、前記第2の導電型はnpn型である。
また、前記第1のインピーダンス素子および前記第2の
インピーダンス素子は、抵抗である。
【0017】本発明のチャージポンプ回路では、キャパ
シタにチャージを行うときに、差動出力回路によって、
第4のトランジスタおよび第5のトランジスタをオン状
態にし、第1のトランジスタをオン状態にする。これに
よって、電源ラインを介して、キャパシタに電荷が流れ
込む。また、本発明のチャージポンプ回路では、キャパ
シタにチャージを行わないときに、差動出力回路によっ
て、第4のトランジスタおよび第5のトランジスタをオ
フ状態にし、第1のトランジスタをオフ状態にする。こ
のとき、第4のトランジスタは第2のECL回路を構成
しており、第1のトランジスタは第1のECL回路を構
成している。また、第1のトランジスタのベースを低イ
ンピーダンスにでき、第1のトランジスタおよび第2の
トランジスタのオン/オフ切り換えは高速に行われる。
シタにチャージを行うときに、差動出力回路によって、
第4のトランジスタおよび第5のトランジスタをオン状
態にし、第1のトランジスタをオン状態にする。これに
よって、電源ラインを介して、キャパシタに電荷が流れ
込む。また、本発明のチャージポンプ回路では、キャパ
シタにチャージを行わないときに、差動出力回路によっ
て、第4のトランジスタおよび第5のトランジスタをオ
フ状態にし、第1のトランジスタをオフ状態にする。こ
のとき、第4のトランジスタは第2のECL回路を構成
しており、第1のトランジスタは第1のECL回路を構
成している。また、第1のトランジスタのベースを低イ
ンピーダンスにでき、第1のトランジスタおよび第2の
トランジスタのオン/オフ切り換えは高速に行われる。
【0018】また、本発明のPLL回路は、電圧制御発
振器からの出力信号と基準信号との位相を位相比較回路
で比較し、その比較結果に基づいて、キャパシタの一方
の電極に第2の導電型の第1のトランジスタのコレクタ
と第1の導電型の第2のトランジスタのコレクタとを接
続したチャージポンプ回路にて、前記第1のトランジス
タをオン状態にして前記キャパシタに蓄積された電荷を
放電し、前記第2のトランジスタをオン状態にして電源
ラインからの電荷を前記キャパシタにチャージし、前記
キャパシタの蓄積電荷に応じた電位をローパスフィルタ
を介して前記電圧制御発振器にフィードバックするPL
L回路であって、前記チャージポンプ回路は、前記第1
のトランジスタと、当該第1のトランジスタとエミッタ
相互間を接続した第1の導電型の第3のトランジスタと
を備えた第1のECL回路と、前記第1のトランジスタ
とベース相互間を接続した第1の導電型の第4のトラン
ジスタと、前記第4のトランジスタとエミッタ相互間を
結合し、前記第3のトランジスタとベース相互間を接続
した第1の導電型の第5のトランジスタとを備えた第2
のECL回路と、一方の差動出力点を前記第4のトラン
ジスタのコレクタに接続し、他方の差動出力点を前記第
5のトランジスタのコレクタに接続した差動出力回路
と、エミッタおよびコレクタが、それぞれ前記第4のト
ランジスタのベースおよびコレクタと接続された第1の
導電型の第6のトランジスタと、エミッタおよびコレク
タが、それぞれ前記第5のトランジスタのベースおよび
コレクタと接続された第1の導電型の第7のトランジス
タと、所定のインピーダンスで、前記電源ラインからの
電流を、前記第4のトランジスタのベースおよび前記第
5のトランジスタのベースに供給する電源手段とを有す
る。
振器からの出力信号と基準信号との位相を位相比較回路
で比較し、その比較結果に基づいて、キャパシタの一方
の電極に第2の導電型の第1のトランジスタのコレクタ
と第1の導電型の第2のトランジスタのコレクタとを接
続したチャージポンプ回路にて、前記第1のトランジス
タをオン状態にして前記キャパシタに蓄積された電荷を
放電し、前記第2のトランジスタをオン状態にして電源
ラインからの電荷を前記キャパシタにチャージし、前記
キャパシタの蓄積電荷に応じた電位をローパスフィルタ
を介して前記電圧制御発振器にフィードバックするPL
L回路であって、前記チャージポンプ回路は、前記第1
のトランジスタと、当該第1のトランジスタとエミッタ
相互間を接続した第1の導電型の第3のトランジスタと
を備えた第1のECL回路と、前記第1のトランジスタ
とベース相互間を接続した第1の導電型の第4のトラン
ジスタと、前記第4のトランジスタとエミッタ相互間を
結合し、前記第3のトランジスタとベース相互間を接続
した第1の導電型の第5のトランジスタとを備えた第2
のECL回路と、一方の差動出力点を前記第4のトラン
ジスタのコレクタに接続し、他方の差動出力点を前記第
5のトランジスタのコレクタに接続した差動出力回路
と、エミッタおよびコレクタが、それぞれ前記第4のト
ランジスタのベースおよびコレクタと接続された第1の
導電型の第6のトランジスタと、エミッタおよびコレク
タが、それぞれ前記第5のトランジスタのベースおよび
コレクタと接続された第1の導電型の第7のトランジス
タと、所定のインピーダンスで、前記電源ラインからの
電流を、前記第4のトランジスタのベースおよび前記第
5のトランジスタのベースに供給する電源手段とを有す
る。
【0019】
【発明の実施の形態】以下、本発明の実施形態に係わる
チャージポンプ回路およびPLL回路について説明す
る。第1実施形態 図1は、本実施形態のチャージポンプ回路41の回路図
である。チャージポンプ回路41は、例えば、図6に示
すようなPLL回路に組み込まれる。具体的には、チャ
ージポンプ回路41は、図6に示すチャージポンプ回路
21の代わりに、PLL回路に組み込まれる。この場合
に、図6に示す位相比較回路25が図1に示す電源手段
としての電源51,52に対応し、図1に示すA点の電
位が、図6に示す信号S21としてLPF22に出力さ
れる。このとき、位相比較回路25からのUP信号S2
5aがハイレベルおよびローレベルのときに、それぞれ
電源52からハイレベルおよびローレベルの電位がトラ
ンジスタQ15,Q15’のベースに供給される。
チャージポンプ回路およびPLL回路について説明す
る。第1実施形態 図1は、本実施形態のチャージポンプ回路41の回路図
である。チャージポンプ回路41は、例えば、図6に示
すようなPLL回路に組み込まれる。具体的には、チャ
ージポンプ回路41は、図6に示すチャージポンプ回路
21の代わりに、PLL回路に組み込まれる。この場合
に、図6に示す位相比較回路25が図1に示す電源手段
としての電源51,52に対応し、図1に示すA点の電
位が、図6に示す信号S21としてLPF22に出力さ
れる。このとき、位相比較回路25からのUP信号S2
5aがハイレベルおよびローレベルのときに、それぞれ
電源52からハイレベルおよびローレベルの電位がトラ
ンジスタQ15,Q15’のベースに供給される。
【0020】図1に示すように、チャージポンプ回路4
1は、電源ライン42、第1のECL回路としてのEC
L(Emitter Coupled Logic: エミッタ結合形論理)回路
43、第2のECL回路としてのECL回路46、差動
増幅回路44,45、pnp型のトランジスタQ13,Q
13’,Q14,Q20、抵抗R1 ,R2 ,R3 ,R4 および
キャパシタCによって構成される。
1は、電源ライン42、第1のECL回路としてのEC
L(Emitter Coupled Logic: エミッタ結合形論理)回路
43、第2のECL回路としてのECL回路46、差動
増幅回路44,45、pnp型のトランジスタQ13,Q
13’,Q14,Q20、抵抗R1 ,R2 ,R3 ,R4 および
キャパシタCによって構成される。
【0021】ECL回路43は、pnp型のトランジス
タQ11,Q11’によって構成され、そのエミッタ接続点
が抵抗R4 を介して電源ライン42に接続されている。
トランジスタQ11’のコレクタは接地されている。な
お、トランジスタQ11およびQ11’は、それぞれ第3の
トランジスタおよび第1のトランジスタに対応してい
る。ここで、抵抗R4 の抵抗値は「r/n」である。n
は、トランジスタQ11の電流増幅率である。電源ライン
42は、電位Vccに保持されている。また、トランジス
タQ11のコレクタは、第2のトランジスタとしてのトラ
ンジスタQ20のコレクタに接続され、トランジスタQ20
のエミッタは接地されている。また、トランジスタQ11
のコレクタとトランジスタQ20のコレクタとが、キャパ
シタCの一方の電極に接続され、キャパシタCの他方の
電極は接地されている。
タQ11,Q11’によって構成され、そのエミッタ接続点
が抵抗R4 を介して電源ライン42に接続されている。
トランジスタQ11’のコレクタは接地されている。な
お、トランジスタQ11およびQ11’は、それぞれ第3の
トランジスタおよび第1のトランジスタに対応してい
る。ここで、抵抗R4 の抵抗値は「r/n」である。n
は、トランジスタQ11の電流増幅率である。電源ライン
42は、電位Vccに保持されている。また、トランジス
タQ11のコレクタは、第2のトランジスタとしてのトラ
ンジスタQ20のコレクタに接続され、トランジスタQ20
のエミッタは接地されている。また、トランジスタQ11
のコレクタとトランジスタQ20のコレクタとが、キャパ
シタCの一方の電極に接続され、キャパシタCの他方の
電極は接地されている。
【0022】ECL回路46は、pnp型のトランジス
タQ12,Q12’によって構成され、そのエミッタ接続点
が抵抗R3 を介して電源ライン42に接続されている。
トランジスタQ12のベースは、トランジスタQ11のベー
スおよび第6のトランジスタとしてのトランジスタQ13
のエミッタに接続されている。また、トランジスタQ12
のベースは、抵抗R2 を介してトランジスタQ14のベー
スおよびコレクタに接続されている。なお、トランジス
タQ12およびQ12’は、それぞれ第4のトランジスタお
よび第5のトランジスタに対応している。トランジスタ
Q12’のベースは、トランジスタQ11’のベースおよび
第7のトランジスタとしてのトランジスタQ13’のエミ
ッタに接続されている。また、トランジスタQ12’のベ
ースは、抵抗R1 を介してトランジスタQ14のベースお
よびコレクタに接続されている。ここで、抵抗R1 ,R
2 の抵抗値は共に「r/2」である。また、抵抗R3 の
抵抗値は「r」である。なお、抵抗R1 およびR2 の両
端に生じる電圧は、それぞれトランジスタQ13’および
Q13がオン状態のときに、電位Vccとトランジスタ
Q13’およびQ13のエミッタ電位との差分になる。ここ
で、抵抗R1 およびR2 の両端に生じる電圧は、トラン
ジスタQ11のオン/オフ状態の切り換えに十分な速度を
得るためには、0.2〜0.3V以上に設定する必要が
ある。
タQ12,Q12’によって構成され、そのエミッタ接続点
が抵抗R3 を介して電源ライン42に接続されている。
トランジスタQ12のベースは、トランジスタQ11のベー
スおよび第6のトランジスタとしてのトランジスタQ13
のエミッタに接続されている。また、トランジスタQ12
のベースは、抵抗R2 を介してトランジスタQ14のベー
スおよびコレクタに接続されている。なお、トランジス
タQ12およびQ12’は、それぞれ第4のトランジスタお
よび第5のトランジスタに対応している。トランジスタ
Q12’のベースは、トランジスタQ11’のベースおよび
第7のトランジスタとしてのトランジスタQ13’のエミ
ッタに接続されている。また、トランジスタQ12’のベ
ースは、抵抗R1 を介してトランジスタQ14のベースお
よびコレクタに接続されている。ここで、抵抗R1 ,R
2 の抵抗値は共に「r/2」である。また、抵抗R3 の
抵抗値は「r」である。なお、抵抗R1 およびR2 の両
端に生じる電圧は、それぞれトランジスタQ13’および
Q13がオン状態のときに、電位Vccとトランジスタ
Q13’およびQ13のエミッタ電位との差分になる。ここ
で、抵抗R1 およびR2 の両端に生じる電圧は、トラン
ジスタQ11のオン/オフ状態の切り換えに十分な速度を
得るためには、0.2〜0.3V以上に設定する必要が
ある。
【0023】差動増幅回路44は、npn型のトランジ
スタQ15,Q16、定電流源I0 および電源51,52を
有する。npn型のトランジスタQ15,Q16は、エミッ
タを相互に接続しており、その接続点からGNDに向か
って定電流i0 を出力する定電流源I0 が設けられてい
る。トランジスタQ16のベースには、電源51から所定
のパルス電位が供給される。トランジスタQ16のコレク
タは、トランジスタQ12’のコレクタおよびトランジス
タQ13’のベースに接続されている。トランジスタQ15
のベースには、電源51が供給するパルス電位とは逆相
のパルス電位が、電源52から供給される。トランジス
タQ15のコレクタは、トランジスタQ12のコレクタおよ
びトランジスタQ13のベースに接続されている。
スタQ15,Q16、定電流源I0 および電源51,52を
有する。npn型のトランジスタQ15,Q16は、エミッ
タを相互に接続しており、その接続点からGNDに向か
って定電流i0 を出力する定電流源I0 が設けられてい
る。トランジスタQ16のベースには、電源51から所定
のパルス電位が供給される。トランジスタQ16のコレク
タは、トランジスタQ12’のコレクタおよびトランジス
タQ13’のベースに接続されている。トランジスタQ15
のベースには、電源51が供給するパルス電位とは逆相
のパルス電位が、電源52から供給される。トランジス
タQ15のコレクタは、トランジスタQ12のコレクタおよ
びトランジスタQ13のベースに接続されている。
【0024】差動増幅回路45は、npn型のトランジ
スタQ15’,Q16’、定電流源I0および電源51,5
2を有し、差動増幅回路44と基本的に同じ構成をして
いる。但し、差動増幅回路45では、トランジスタ
Q15’のコレクタがトランジスタQ11,Q12のベースに
接続され、トランジスタQ16’のコレクタがトランジス
タQ11’,Q12’のベースに接続されている。
スタQ15’,Q16’、定電流源I0および電源51,5
2を有し、差動増幅回路44と基本的に同じ構成をして
いる。但し、差動増幅回路45では、トランジスタ
Q15’のコレクタがトランジスタQ11,Q12のベースに
接続され、トランジスタQ16’のコレクタがトランジス
タQ11’,Q12’のベースに接続されている。
【0025】以下、チャージポンプ回路41の動作につ
いて説明する。チャージポンプ回路41では、トランジ
スタQ16,Q16’のベースに、電源51からパルス電位
が印加される。また、トランジスタQ15,Q15’のベー
スには、トランジスタQ16,Q16’のベースに印加され
るパルス電位とは逆相のパルス電位が電源52から印加
される。そのため、トランジスタQ16,Q16’がオン状
態のとき、トランジスタQ15,Q15’はオフ状態にな
る。また、トランジスタQ16,Q16’がオフ状態のと
き、トランジスタQ15,Q15’はオン状態になる。
いて説明する。チャージポンプ回路41では、トランジ
スタQ16,Q16’のベースに、電源51からパルス電位
が印加される。また、トランジスタQ15,Q15’のベー
スには、トランジスタQ16,Q16’のベースに印加され
るパルス電位とは逆相のパルス電位が電源52から印加
される。そのため、トランジスタQ16,Q16’がオン状
態のとき、トランジスタQ15,Q15’はオフ状態にな
る。また、トランジスタQ16,Q16’がオフ状態のと
き、トランジスタQ15,Q15’はオン状態になる。
【0026】先ず、電源51からローレベルの電位がト
ランジスタQ16,Q16’のベースに供給され、電源52
からハイレベルの電位がトランジスタQ15,Q15’のベ
ースに供給された場合を考える。この場合には、図2に
示すように、トランジスタQ11,Q12,Q13,Q15,Q
15’がオン状態になり、トランジスタQ12’,Q13’,
Q16,Q16’はオフ状態になる。すなわち、トランジス
タQ14からの定電流i0 が、抵抗R2 を介して、トラン
ジスタQ13のエミッタ・コレクタ間を流れ、グランド
(GND)に流出する。このとき、抵抗R2 における電
圧降下によって、トランジスタQ11,Q12がオン状態に
なる。また、トランジスタQ15’のコレクタ・エミッタ
間には、定電流源I1 の定電流i0 が流れ、この定電流
i0 がトランジスタQ11のベースから流出する。そし
て、トランジスタQ11のエミッタ・コレクタ間には、n
・i0 の電流が流れ、この電流に応じた電荷がキャパシ
タCにチャージ(蓄積)される。また、定電流源I0 の
定電流i0 は、電源ライン42から、抵抗R3 、トラン
ジスタQ12,Q15を介して流れる。
ランジスタQ16,Q16’のベースに供給され、電源52
からハイレベルの電位がトランジスタQ15,Q15’のベ
ースに供給された場合を考える。この場合には、図2に
示すように、トランジスタQ11,Q12,Q13,Q15,Q
15’がオン状態になり、トランジスタQ12’,Q13’,
Q16,Q16’はオフ状態になる。すなわち、トランジス
タQ14からの定電流i0 が、抵抗R2 を介して、トラン
ジスタQ13のエミッタ・コレクタ間を流れ、グランド
(GND)に流出する。このとき、抵抗R2 における電
圧降下によって、トランジスタQ11,Q12がオン状態に
なる。また、トランジスタQ15’のコレクタ・エミッタ
間には、定電流源I1 の定電流i0 が流れ、この定電流
i0 がトランジスタQ11のベースから流出する。そし
て、トランジスタQ11のエミッタ・コレクタ間には、n
・i0 の電流が流れ、この電流に応じた電荷がキャパシ
タCにチャージ(蓄積)される。また、定電流源I0 の
定電流i0 は、電源ライン42から、抵抗R3 、トラン
ジスタQ12,Q15を介して流れる。
【0027】チャージポンプ回路41では、トランジス
タQ14は常に定電流i0 を出力しているため、トランジ
スタQ14のベースおよびコレクタ側は、低インピーダン
スになっている。また、抵抗R2 を、電源ライン42に
直接接続するのではなく、トランジスタQ14のベースお
よびコレクタに接続することで、トランジスタQ14のベ
ース・エミッタ間での電圧降下VBEだけ電源ライン42
の電位VCCから降下した電位を用いることができ、トラ
ンジスタQ13,Q13’のコレクタ電流を増大させること
なく、抵抗R1 ,R2 の抵抗値(r/2)を小さくでき
る。
タQ14は常に定電流i0 を出力しているため、トランジ
スタQ14のベースおよびコレクタ側は、低インピーダン
スになっている。また、抵抗R2 を、電源ライン42に
直接接続するのではなく、トランジスタQ14のベースお
よびコレクタに接続することで、トランジスタQ14のベ
ース・エミッタ間での電圧降下VBEだけ電源ライン42
の電位VCCから降下した電位を用いることができ、トラ
ンジスタQ13,Q13’のコレクタ電流を増大させること
なく、抵抗R1 ,R2 の抵抗値(r/2)を小さくでき
る。
【0028】次に、電源51から供給される電位がロー
レベルからハイレベルに切り換わり、電源52から供給
される電位がハイレベルからローレベルに切り換わった
場合を考える。この場合には、図3に示すように、トラ
ンジスタQ11,Q12,Q13,Q15,Q15’がオフ状態に
なり、トランジスタQ12’,Q13’,Q16,Q16’はオ
ン状態になる。すなわち、トランジスタQ14からの定電
流i0 が、抵抗R1 を介して、トランジスタQ13’のエ
ミッタ・コレクタ間を流れ、グランド(GND)に流出
する。このとき、抵抗R1 における電圧降下によって、
トランジスタQ11’,Q12’がオン状態になる。また、
トランジスタQ16’のコレクタ・エミッタ間には、定電
流源I1 の定電流i0 が流れ、この定電流i0 がトラン
ジスタQ11’のベースから流出する。そして、トランジ
スタQ11’のエミッタ・コレクタ間には、n・i0 の電
流が流れ、グランドに流出する。また、定電流源I0 の
定電流i0 は、電源ライン42から、抵抗R3 、トラン
ジスタQ12’,Q16を介して流れる。
レベルからハイレベルに切り換わり、電源52から供給
される電位がハイレベルからローレベルに切り換わった
場合を考える。この場合には、図3に示すように、トラ
ンジスタQ11,Q12,Q13,Q15,Q15’がオフ状態に
なり、トランジスタQ12’,Q13’,Q16,Q16’はオ
ン状態になる。すなわち、トランジスタQ14からの定電
流i0 が、抵抗R1 を介して、トランジスタQ13’のエ
ミッタ・コレクタ間を流れ、グランド(GND)に流出
する。このとき、抵抗R1 における電圧降下によって、
トランジスタQ11’,Q12’がオン状態になる。また、
トランジスタQ16’のコレクタ・エミッタ間には、定電
流源I1 の定電流i0 が流れ、この定電流i0 がトラン
ジスタQ11’のベースから流出する。そして、トランジ
スタQ11’のエミッタ・コレクタ間には、n・i0 の電
流が流れ、グランドに流出する。また、定電流源I0 の
定電流i0 は、電源ライン42から、抵抗R3 、トラン
ジスタQ12’,Q16を介して流れる。
【0029】また、トランジスタQ20のベースにハイレ
ベルの電位が印加されると、トランジスタQ20がオン状
態になり、キャパシタCに蓄積されていた電荷が、トラ
ンジスタQ20のコレクタ・エミッタ間を介してグランド
(GND)に放電される。
ベルの電位が印加されると、トランジスタQ20がオン状
態になり、キャパシタCに蓄積されていた電荷が、トラ
ンジスタQ20のコレクタ・エミッタ間を介してグランド
(GND)に放電される。
【0030】チャージポンプ回路41では、トランジス
タQ11,Q11’がECL回路43を構成すると共に、こ
のトランジスタQ11,Q11’を駆動するトランジスタQ
13,Q13’のオン/オフ状態を決めるトランジスタ
Q12,Q12がECL回路46を構成しているため、電源
51,52からの電位の切り換わりに応じて、トランジ
スタQ11のオン/オフ状態を瞬時に切り換えることがで
きる。具体的には、例えば、電源52から供給される電
位がハイレベルからローレベルに切り換わった後に、ト
ランジスタQ11のベース・エミッタ間の電圧VBEを瞬時
に0.3V以下にして、トランジスタQ11をオン状態か
らオフ状態に高速に切り換えることができる。
タQ11,Q11’がECL回路43を構成すると共に、こ
のトランジスタQ11,Q11’を駆動するトランジスタQ
13,Q13’のオン/オフ状態を決めるトランジスタ
Q12,Q12がECL回路46を構成しているため、電源
51,52からの電位の切り換わりに応じて、トランジ
スタQ11のオン/オフ状態を瞬時に切り換えることがで
きる。具体的には、例えば、電源52から供給される電
位がハイレベルからローレベルに切り換わった後に、ト
ランジスタQ11のベース・エミッタ間の電圧VBEを瞬時
に0.3V以下にして、トランジスタQ11をオン状態か
らオフ状態に高速に切り換えることができる。
【0031】また、チャージポンプ回路41では、抵抗
R1 ,R2 の抵抗値を小さくできたため、トランジスタ
Q11がオン状態のときにトランジスタQ11のベースに蓄
積した電荷が、抵抗R2 ,R1 およびトランジスタ
Q13’を介して、瞬時に放電できる。また、チャージポ
ンプ回路41では、前述したように、トランジスタQ13
のコレクタ電流を抑えることができるので、トランジス
タQ13の蓄積容量を小さくでき、トランジスタQ11のス
イッチング速度に悪影響を及ぼすことを適切に回避でき
る。
R1 ,R2 の抵抗値を小さくできたため、トランジスタ
Q11がオン状態のときにトランジスタQ11のベースに蓄
積した電荷が、抵抗R2 ,R1 およびトランジスタ
Q13’を介して、瞬時に放電できる。また、チャージポ
ンプ回路41では、前述したように、トランジスタQ13
のコレクタ電流を抑えることができるので、トランジス
タQ13の蓄積容量を小さくでき、トランジスタQ11のス
イッチング速度に悪影響を及ぼすことを適切に回避でき
る。
【0032】そのため、チャージポンプ回路41におい
て、図6に示す位相比較回路25からのUP信号S25
aおよびDOWN信号S25bが同時にパルスを出力す
る場合に、トランジスタQ11のオン/オフ切り換えタイ
ミングと、トランジスタQ20のオン/オフ切り換えタイ
ミングとを一致させることができる。そのため、キャパ
シタCに不要な電流が流れ込むことを効果的の防止で
き、図6に示す信号S24に周波数fref を改善でき
る。
て、図6に示す位相比較回路25からのUP信号S25
aおよびDOWN信号S25bが同時にパルスを出力す
る場合に、トランジスタQ11のオン/オフ切り換えタイ
ミングと、トランジスタQ20のオン/オフ切り換えタイ
ミングとを一致させることができる。そのため、キャパ
シタCに不要な電流が流れ込むことを効果的の防止で
き、図6に示す信号S24に周波数fref を改善でき
る。
【0033】第2実施形態 図4は、本実施形態のチャージポンプ回路61の回路図
である。図4に示すように、チャージポンプ回路61
は、電源ライン72、ECL回路83,86、差動増幅
回路84,85、npn型のトランジスタQ33,
Q33’,Q34,Q40、抵抗R11,R12,R13,R14およ
びキャパシタCによって構成される。
である。図4に示すように、チャージポンプ回路61
は、電源ライン72、ECL回路83,86、差動増幅
回路84,85、npn型のトランジスタQ33,
Q33’,Q34,Q40、抵抗R11,R12,R13,R14およ
びキャパシタCによって構成される。
【0034】ECL回路83は、npn型のトランジス
タQ31,Q31’によって構成され、そのエミッタ接続点
が抵抗R14を介して接地されている。トランジスタ
Q31’のコレクタは電位Vccにプルアップされている。
ここで、抵抗R14の抵抗値は「r/n」である。nは、
トランジスタQ31の電流増幅率である。また、トランジ
スタQ31のコレクタは、トランジスタQ40のコレクタに
接続され、トランジスタQ40のエミッタは電源ライン7
2に接続されている。電源ライン72は、電位Vccに保
持されている。また、トランジスタQ31のコレクタとト
ランジスタQ40のコレクタとが、キャパシタCの一方の
電極に接続され、キャパシタCの他方の電極は接地され
ている。
タQ31,Q31’によって構成され、そのエミッタ接続点
が抵抗R14を介して接地されている。トランジスタ
Q31’のコレクタは電位Vccにプルアップされている。
ここで、抵抗R14の抵抗値は「r/n」である。nは、
トランジスタQ31の電流増幅率である。また、トランジ
スタQ31のコレクタは、トランジスタQ40のコレクタに
接続され、トランジスタQ40のエミッタは電源ライン7
2に接続されている。電源ライン72は、電位Vccに保
持されている。また、トランジスタQ31のコレクタとト
ランジスタQ40のコレクタとが、キャパシタCの一方の
電極に接続され、キャパシタCの他方の電極は接地され
ている。
【0035】ECL回路86は、npn型のトランジス
タQ32,Q32’によって構成され、そのエミッタ接続点
が抵抗R13を介して接地されている。トランジスタQ32
のベースは、トランジスタQ31のベースおよびトランジ
スタQ33のエミッタに接続されている。また、トランジ
スタQ32のベースは、抵抗R12を介してトランジスタQ
34のベースおよびコレクタに接続されている。トランジ
スタQ32’のベースは、トランジスタQ31’のベースお
よびトランジスタQ33’のエミッタに接続されている。
また、トランジスタQ32’のベースは、抵抗R11を介し
てトランジスタQ34のベースおよびコレクタに接続され
ている。ここで、抵抗R11,R12の抵抗値は共に「r/
2」である。また、抵抗R13の抵抗値は「r」である。
タQ32,Q32’によって構成され、そのエミッタ接続点
が抵抗R13を介して接地されている。トランジスタQ32
のベースは、トランジスタQ31のベースおよびトランジ
スタQ33のエミッタに接続されている。また、トランジ
スタQ32のベースは、抵抗R12を介してトランジスタQ
34のベースおよびコレクタに接続されている。トランジ
スタQ32’のベースは、トランジスタQ31’のベースお
よびトランジスタQ33’のエミッタに接続されている。
また、トランジスタQ32’のベースは、抵抗R11を介し
てトランジスタQ34のベースおよびコレクタに接続され
ている。ここで、抵抗R11,R12の抵抗値は共に「r/
2」である。また、抵抗R13の抵抗値は「r」である。
【0036】差動増幅回路84は、pnp型のトランジ
スタQ35,Q36、定電流源I2 および電源71,72を
有する。pnp型のトランジスタQ35,Q36は、エミッ
タを相互に接続しており、電源ライン72から当該接続
点に向かって定電流i0 を出力する定電流源I2 が設け
られている。トランジスタQ36のベースには、電源71
から所定のパルス電位が供給される。トランジスタQ36
のコレクタは、トランジスタQ32’のコレクタおよびト
ランジスタQ33’のベースに接続されている。トランジ
スタQ35のベースには、電源71が供給するパルス電位
とは逆相のパルス電位が、電源72から供給される。ト
ランジスタQ35のコレクタは、トランジスタQ32のコレ
クタおよびトランジスタQ33のベースに接続されてい
る。
スタQ35,Q36、定電流源I2 および電源71,72を
有する。pnp型のトランジスタQ35,Q36は、エミッ
タを相互に接続しており、電源ライン72から当該接続
点に向かって定電流i0 を出力する定電流源I2 が設け
られている。トランジスタQ36のベースには、電源71
から所定のパルス電位が供給される。トランジスタQ36
のコレクタは、トランジスタQ32’のコレクタおよびト
ランジスタQ33’のベースに接続されている。トランジ
スタQ35のベースには、電源71が供給するパルス電位
とは逆相のパルス電位が、電源72から供給される。ト
ランジスタQ35のコレクタは、トランジスタQ32のコレ
クタおよびトランジスタQ33のベースに接続されてい
る。
【0037】差動増幅回路85は、pnp型のトランジ
スタQ35’,Q36’、定電流源I3および電源71,7
2を有し、差動増幅回路84と基本的に同じ構成をして
いる。但し、差動増幅回路85では、トランジスタ
Q35’のコレクタがトランジスタQ31,Q32のベースに
接続され、トランジスタQ36’のコレクタがトランジス
タQ31’,Q32’のベースに接続されている。
スタQ35’,Q36’、定電流源I3および電源71,7
2を有し、差動増幅回路84と基本的に同じ構成をして
いる。但し、差動増幅回路85では、トランジスタ
Q35’のコレクタがトランジスタQ31,Q32のベースに
接続され、トランジスタQ36’のコレクタがトランジス
タQ31’,Q32’のベースに接続されている。
【0038】チャージポンプ回路61では、電源72か
らローレベルの電位が、トランジスタQ35,Q35’に供
給されたときに、トランジスタQ35,Q35’,Q31,Q
32,Q33がオン状態になり、キャパシタCに蓄積された
電荷が、トランジスタQ31のコレクタ・エミッタ間を介
して、グランド(GND)に放電される。
らローレベルの電位が、トランジスタQ35,Q35’に供
給されたときに、トランジスタQ35,Q35’,Q31,Q
32,Q33がオン状態になり、キャパシタCに蓄積された
電荷が、トランジスタQ31のコレクタ・エミッタ間を介
して、グランド(GND)に放電される。
【0039】本発明は上述した実施形態には限定されな
い。例えば、図1に示すチャージポンプ回路41では、
差動増幅回路44と45とで同じ定電流i0 を出力する
定電流源I0 ,I1 を設けた場合を例示したが、定電流
源I0 が出力する定電流を、定電流源I1 が出力する定
電流に比べて、トランジスタQ11がオン状態のときにト
ランジスタQ13がオフ状態にならない程度に、大きくし
てもよい。また、上述した実施形態では、抵抗R1 ,R
2 の抵抗値を、抵抗R3 の抵抗値の半分に設定したが、
そうでなくてもよい。例えば、抵抗R2 の抵抗値を、抵
抗R1 の抵抗値に比べて、大きく設定すれば、消費電流
を削減できる。但し、トランジスタQ11のオン/オフ状
態の切り換え速度は落ちる。トランジスタQ11のベス・
エミッタ間の電圧VBEが大きくなるためである。
い。例えば、図1に示すチャージポンプ回路41では、
差動増幅回路44と45とで同じ定電流i0 を出力する
定電流源I0 ,I1 を設けた場合を例示したが、定電流
源I0 が出力する定電流を、定電流源I1 が出力する定
電流に比べて、トランジスタQ11がオン状態のときにト
ランジスタQ13がオフ状態にならない程度に、大きくし
てもよい。また、上述した実施形態では、抵抗R1 ,R
2 の抵抗値を、抵抗R3 の抵抗値の半分に設定したが、
そうでなくてもよい。例えば、抵抗R2 の抵抗値を、抵
抗R1 の抵抗値に比べて、大きく設定すれば、消費電流
を削減できる。但し、トランジスタQ11のオン/オフ状
態の切り換え速度は落ちる。トランジスタQ11のベス・
エミッタ間の電圧VBEが大きくなるためである。
【0040】
【発明の効果】以上説明したように、本発明のチャージ
ポンプ回路によれば、第1のトランジスタのオン/オフ
切り換えを高速化できる。そのため、pnp型の第1の
トランジスタおよびnpn型の第2のトランジスタを用
いれば、第1のトランジスタと第2のトランジスタとの
オン/オフ切り換えタイミングを合わすことが可能にな
り、キャパシタの蓄積電荷に応じた高精度な出力電位を
得ることができる。また、本発明のPLL回路によれ
ば、チャージポンプ回路から高精度な出力電位を得るこ
とができるため、リファレンスリークを改善し、高性能
化が図れる。
ポンプ回路によれば、第1のトランジスタのオン/オフ
切り換えを高速化できる。そのため、pnp型の第1の
トランジスタおよびnpn型の第2のトランジスタを用
いれば、第1のトランジスタと第2のトランジスタとの
オン/オフ切り換えタイミングを合わすことが可能にな
り、キャパシタの蓄積電荷に応じた高精度な出力電位を
得ることができる。また、本発明のPLL回路によれ
ば、チャージポンプ回路から高精度な出力電位を得るこ
とができるため、リファレンスリークを改善し、高性能
化が図れる。
【図1】図1は、本発明の第1実施形態に係わるチャー
ジポンプ回路の回路図である。
ジポンプ回路の回路図である。
【図2】図2は、図1に示すチャージポンプ回路におい
て、トランジスタQ16,Q16’のベースにローレベルの
電位が供給され、トランジスタQ15,Q15’のベースに
ハイレベルの電位が供給された場合の動作を説明するた
めの図である。
て、トランジスタQ16,Q16’のベースにローレベルの
電位が供給され、トランジスタQ15,Q15’のベースに
ハイレベルの電位が供給された場合の動作を説明するた
めの図である。
【図3】図2は、図1に示すチャージポンプ回路におい
て、トランジスタQ16,Q16’のベースにハイレベルの
電位が供給され、トランジスタQ15,Q15’のベースに
ローレベルの電位が供給された場合の動作を説明するた
めの図である。
て、トランジスタQ16,Q16’のベースにハイレベルの
電位が供給され、トランジスタQ15,Q15’のベースに
ローレベルの電位が供給された場合の動作を説明するた
めの図である。
【図4】図4は、本発明の第2実施形態に係わるチャー
ジポンプ回路の回路図である。
ジポンプ回路の回路図である。
【図5】図5は、従来のチャージポンプ回路の回路図で
ある。
ある。
【図6】図6は、従来のPLL回路の構成図である。
【図7】図7は、図6に示すPLL回路のチャージポン
プ回路の動作を説明するためのタイミングチャートであ
る。
プ回路の動作を説明するためのタイミングチャートであ
る。
【図8】図8は、従来のチャージポンプ回路におけるリ
ファレンスリークの影響を説明するための図である。
ファレンスリークの影響を説明するための図である。
41…チャージポンプ回路、42…電源ライン、43,
46…ECL回路、44,45…差動増幅回路、51,
52…電源、Q11,Q11’,Q12,Q12’,Q13,
Q13’,Q14…pnp型のトランジスタ、Q15,
Q15’,Q16,Q16’,Q20…npn型のトランジス
タ、R1 ,R2 ,R3 ,R4 …抵抗,C…キャパシタ,
I0 ,I1 …定電流源
46…ECL回路、44,45…差動増幅回路、51,
52…電源、Q11,Q11’,Q12,Q12’,Q13,
Q13’,Q14…pnp型のトランジスタ、Q15,
Q15’,Q16,Q16’,Q20…npn型のトランジス
タ、R1 ,R2 ,R3 ,R4 …抵抗,C…キャパシタ,
I0 ,I1 …定電流源
Claims (18)
- 【請求項1】キャパシタの一方の電極に第1の導電型の
第1のトランジスタのコレクタと第2の導電型の第2の
トランジスタのコレクタとを接続し、前記第1のトラン
ジスタをオン状態にして電源ラインからの電荷を前記キ
ャパシタにチャージし、前記第2のトランジスタをオン
状態にして前記キャパシタに蓄積された電荷を放電する
チャージポンプ回路において、 前記第1のトランジスタと、当該第1のトランジスタと
エミッタ相互間を接続した第1の導電型の第3のトラン
ジスタとを備えた第1のECL回路と、 前記第1のトランジスタとベース相互間を接続した第1
の導電型の第4のトランジスタと、前記第4のトランジ
スタとエミッタ相互間を結合し、前記第3のトランジス
タとベース相互間を接続した第1の導電型の第5のトラ
ンジスタとを備えた第2のECL回路と、 一方の差動出力点を前記第4のトランジスタのコレクタ
に接続し、他方の差動出力点を前記第5のトランジスタ
のコレクタに接続した差動出力回路と、 エミッタおよびコレクタが、それぞれ前記第4のトラン
ジスタのベースおよびコレクタと接続された第1の導電
型の第6のトランジスタと、 エミッタおよびコレクタが、それぞれ前記第5のトラン
ジスタのベースおよびコレクタと接続された第1の導電
型の第7のトランジスタと、 所定のインピーダンスで、前記電源ラインからの電流
を、前記第4のトランジスタのベースおよび前記第5の
トランジスタのベースに供給する電源手段とを有するチ
ャージポンプ回路。 - 【請求項2】前記第1の導電型はpnp型であり、前記
第2の導電型はnpn型である請求項1に記載のチャー
ジポンプ回路。 - 【請求項3】前記電源手段は、前記電源ラインからの電
流を、第1の抵抗を介して前記第4のトランジスタのベ
ースに供給し、第2の抵抗を介して前記第5のトランジ
スタのベースに供給する請求項1に記載のチャージポン
プ回路。 - 【請求項4】一方の差動出力点が前記第1のトランジス
タのベースに接続され、他方の差動出力点を前記第3の
トランジスタのベースに接続された差動出力回路をさら
に有する請求項1に記載のチャージポンプ回路。 - 【請求項5】前記第2のECL回路のエミッタ接続点
は、所定のインピーダンスで、前記電源ラインに接続さ
れている請求項1に記載のチャージポンプ回路。 - 【請求項6】前記第2のECL回路のエミッタ接続点
は、第3の抵抗を介して、前記電源ラインに接続されて
いる請求項5に記載のチャージポンプ回路。 - 【請求項7】前記電源手段は、エミッタが前記電源ライ
ンに接続され、コレクタおよびベースが、前記第1の抵
抗および前記第2の抵抗に接続された第1の導電型のト
ランジスタを備えている請求項3に記載のチャージポン
プ回路。 - 【請求項8】前記第1のECL回路のエミッタ接続点
は、第4の抵抗を介して、前記電源ラインに接続されて
いる請求項1に記載のチャージポンプ回路。 - 【請求項9】前記第2のECL回路のエミッタ接続点
は、第3の抵抗を介して、前記電源ラインに接続されて
おり、 前記第1の抵抗および前記第2の抵抗の抵抗値は、前記
第3の抵抗の抵抗値の略半分である請求項3に記載のチ
ャージポンプ回路。 - 【請求項10】電圧制御発振器からの出力信号と基準信
号との位相を位相比較回路で比較し、その比較結果に基
づいて、キャパシタの一方の電極に第2の導電型の第1
のトランジスタのコレクタと第1の導電型の第2のトラ
ンジスタのコレクタとを接続したチャージポンプ回路に
て、前記第1のトランジスタをオン状態にして前記キャ
パシタに蓄積された電荷を放電し、前記第2のトランジ
スタをオン状態にして電源ラインからの電荷を前記キャ
パシタにチャージし、前記キャパシタの蓄積電荷に応じ
た電位をローパスフィルタを介して前記電圧制御発振器
にフィードバックするPLL回路において、 前記チャージポンプ回路は、 前記第1のトランジスタと、当該第1のトランジスタと
エミッタ相互間を接続した第1の導電型の第3のトラン
ジスタとを備えた第1のECL回路と、 前記第1のトランジスタとベース相互間を接続した第1
の導電型の第4のトランジスタと、前記第4のトランジ
スタとエミッタ相互間を結合し、前記第3のトランジス
タとベース相互間を接続した第1の導電型の第5のトラ
ンジスタとを備えた第2のECL回路と、 一方の差動出力点を前記第4のトランジスタのコレクタ
に接続し、他方の差動出力点を前記第5のトランジスタ
のコレクタに接続した差動出力回路と、 エミッタおよびコレクタが、それぞれ前記第4のトラン
ジスタのベースおよびコレクタと接続された第1の導電
型の第6のトランジスタと、 エミッタおよびコレクタが、それぞれ前記第5のトラン
ジスタのベースおよびコレクタと接続された第1の導電
型の第7のトランジスタと、 所定のインピーダンスで、前記電源ラインからの電流
を、前記第4のトランジスタのベースおよび前記第5の
トランジスタのベースに供給する電源手段とを有するP
LL回路。 - 【請求項11】前記第1の導電型はpnp型であり、前
記第2の導電型はnpn型である請求項10に記載のP
LL回路。 - 【請求項12】前記電源手段は、前記電源ラインからの
電流を、第1の抵抗を介して前記第4のトランジスタの
ベースに供給し、第2の抵抗を介して前記第5のトラン
ジスタのベースに供給する請求項10に記載のPLL回
路。 - 【請求項13】前記チャージポンプ回路は、 一方の差動出力点が前記第1のトランジスタのベースに
接続され、他方の差動出力点を前記第3のトランジスタ
のベースに接続された差動出力回路をさらに有する請求
項10に記載のPLL回路。 - 【請求項14】前記チャージポンプ回路では、 前記第2のECL回路のエミッタ接続点は、所定のイン
ピーダンスで、前記電源ラインに接続されている請求項
10に記載のPLL回路。 - 【請求項15】前記第2のECL回路のエミッタ接続点
は、第3の抵抗を介して、前記電源ラインに接続されて
いる請求項14に記載のPLL回路。 - 【請求項16】前記チャージポンプ回路では、 前記電源手段は、エミッタが前記電源ラインに接続さ
れ、コレクタおよびベースが、前記第1の抵抗および前
記第2の抵抗に接続された第1の導電型のトランジスタ
を備えている請求項12に記載のPLL回路。 - 【請求項17】前記チャージポンプ回路では、 前記第1のECL回路のエミッタ接続点は、第4の抵抗
を介して、前記電源ラインに接続されている請求項10
に記載のPLL回路。 - 【請求項18】前記チャージポンプ回路では、 前記第2のECL回路のエミッタ接続点は、第3の抵抗
を介して、前記電源ラインに接続されており、 前記第1の抵抗および前記第2の抵抗の抵抗値は、前記
第3の抵抗の抵抗値の略半分である請求項12に記載の
PLL回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9243961A JPH1188160A (ja) | 1997-09-09 | 1997-09-09 | チャージポンプ回路およびpll回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9243961A JPH1188160A (ja) | 1997-09-09 | 1997-09-09 | チャージポンプ回路およびpll回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1188160A true JPH1188160A (ja) | 1999-03-30 |
Family
ID=17111624
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9243961A Pending JPH1188160A (ja) | 1997-09-09 | 1997-09-09 | チャージポンプ回路およびpll回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1188160A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010034851A (ja) * | 2008-07-29 | 2010-02-12 | Mitsubishi Electric Corp | Pll回路 |
-
1997
- 1997-09-09 JP JP9243961A patent/JPH1188160A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010034851A (ja) * | 2008-07-29 | 2010-02-12 | Mitsubishi Electric Corp | Pll回路 |
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