JP3260386B2 - ロックタイムおよび安定性の改善された位相ロックループ - Google Patents

ロックタイムおよび安定性の改善された位相ロックループ

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Description

【発明の詳細な説明】 発明の背景 本発明は一般に位相ロックループ回路に関し、特に、
位相ロックループの立ち上げおよび安定化における改良
に関する。
位相ロックループ（PLL）は、集積回路（IC）装置に
おいて低速クロックに基づいて高速（高周波）クロック
を合成するためにしばしば用いられる。この必要性の好
例は、ノイズに敏感な環境にある場合である。システム
の電気的ノイズの大部分はチップクロックから発生する
ため、より低速かつ低ノイズなクロックをシステム中に
用い、PLLを用いてクロック周波数をチップ製品内で乗
算することが有利である。
典型的な従来の構成においては、PLL回路（図１）は
回路の入力側に、基準クロック信号およびローカルクロ
ック信号をそれぞれ入力11および12にて受け取る、位相
検出器10を有している。位相検出器は２つの信号の位相
を比較し、ローカルクロック信号が基準クロック信号に
対して遅れているか進んでいるかに基づいて、それぞれ
「up」信号または「down」信号をデジタル制御信号とし
てチャージポンプ13に供給する。チャージポンプ13は制
御信号のアナログ版をその出力14において発生し、この
信号がローパスループフィルタ15に入力され、高周波成
分およびロックポイント付近におけるローカルクロック
の発振にその他起因するクロックジッタ（clock jitte
r）を、除去または実質的に減少させる。ループフィル
タ15の出力は電圧制御発振器（VCO）17にアナログ制御
入力として供給される。位相検出器10から得られる制御
信号がupであれば、VCO17の出力周波数を、遅れている
ローカルクロック信号が基準クロック信号のエッジに揃
う（同期する）ために十分な量だけ増加する。逆に、制
御信号がdownであれば、VCOの出力周波数を、位相が進
んでいるローカルクロック信号が基準クロック信号のエ
ッジに揃うように適宜減少させる。
基準信号その他の入力信号と位相が揃うようにPLLが
ロックするために必要な時間は、そのPLLの「ロックタ
イム（あるいは時に「立ち上がり時間（start time）」
または「立ち上げ（start−up」）」と呼ばれる。一般
に、現在実現されているPLL回路においては相当なロッ
クタイム「遅延」が典型的に起こる。実際、ロックタイ
ムが60〜70ミリ秒（msec）以上になることも希ではな
い。例えば、ローカルクロックが基準クロックに同期さ
れている図１に示した従来のPLL回路において、クロッ
クジッタの存在はロックタイムを増大させる大きな要因
になる。
本発明の主要な目的は、PLLのロックタイム区間を扱
いやすいレベルまで減少させることである。これは特
に、マイクロコントローラユニットまたは装置における
ような制御機能を行うシステムまたはシステム部分にPL
Lが用いられる場合において、望ましい。msecオーダー
ではなくマイクロ秒（μsec）オーダーの速いロックタ
イムを実現することが望まれる。既存の半導体PLLチッ
プでは一般にロックタイムがあまりに遅いため、チップ
の立ち上げをするためにロックタイム区間を通じてチッ
プをリセット状態に保持しなければならないほどであ
る。
大きなロックタイムの問題を解決し得る可能性として
発達した従来技術の１つは、ロック検出ビットを用いる
ものである。これは実質的に、検出ビットがアクティブ
になるまで何もしてはいけないことを命令するものであ
る。しかし、この技術における他の問題として適切なロ
ックを検出し得ないことがあり、従ってこれは十分な解
決を提供していない。
発明の要旨 本発明によれば、PLLシステムはプリセット基準電圧
を有するループフィルタを用いており、このプリセット
基準電圧は、緊急のup動作要求に向けて、フィルタをし
きい値としての、基準電圧レベルを若干超え得るほどの
レベルまでバイアスする。ループフィルタの後段に、い
くつかの回路特性制限を除いては従来と同様である電圧
制御発振器（VCO）が設けられる。
PLLがオンのとき、回路はゼロ電圧（通常におけると
同様に実質的に接地レベル）から開始するが、回路に用
いている基準ノードが接地レベルではなく所定の基準電
圧しきい値に維持されているため、up動作はしきいレベ
ルに向かう急な勾配を呈する。基準が動的接地（dynami
c ground）に等価であることにより、PLLが急速にロッ
クし、しきいレベルから上向きに発振して平衡（equali
zation）電圧および周波数における安定点に達する。本
発明によるPLLの構成によって得られる結果は、マイク
ロ秒オーダーのロックタイムの実現である。これに対す
る現在典型的なロックタイムは３桁ほど大きい。
PLLを用いる環境の結果としてさらなる制限事項が存
在する場合、上記を達成することはより困難になる。例
えばマイクロコントローラユニットに用いる場合、PLL
の限定事項として、比較的低電流、比較的広範囲にわた
って可変入力周波数を容認する能力、および50％デュー
ティサイクルの必要性があった。しかし可変クロック入
力周波数は、ある特定の印加の間においては動的ではな
い。すなわち各印加において単一の周波数が用いられ
る。またPLLは任意の入力周波数を必要に応じて乗算し
て高める能力を有している。またデューティーサイクル
要求により、PLLではなくクロック乗算器を用いる可能
性を排除する傾向がある。さらに、シリコンをあまり消
費しないことに留意しながら解決策を実現しなくてはな
らなかった。すなわち、PLLは占有するIC型面積を非常
に小さくしながらその機能を果たす能力を有すべきであ
る。
この意味においてVCOの要求は、得たい電圧範囲に適
した設計でありながら、ループフィルタ設計で考慮しな
ければならない事項と違って比較的典型的な設計考慮事
項のカテゴリーに入れような設計を含む。
図面の簡単な説明 本発明の上記およびその他の目的、局面、特徴、およ
びそれにともなう利点は、以下に続く本発明の実施する
際に現在考え得る最適な態様−−いくつかの好適な方法
および実施形態に包含される−−の詳細な説明を、付属
の図面とともに考慮することにより明らかになるであろ
う。図面において、 図１は前述の発明の背景で説明した、PLLシステムの
典型的な従来の構成を示すブロック図であり； 図２は、本発明のPLLの構成を単純化して示すブロッ
ク図であり； 図３は、本発明のループフィルタの好適な実施形態を
示す略回路図であり； 図４は、ループフィルタ出力（およびVCOin）電圧対
時間をプロットしたものであり、図３に示したタイプの
ループフィルタを用いたPLLにおいて実現されるロック
タイムを示している。
好適な方法および実施形態の詳細な説明 要するに本発明は、位相ロックループを用いることに
よりローカルクロック周波数を基準クロック周波数のエ
ッジに同期させる方法を提供するものである。本発明の
方法は、ローカルクロック周波数および基準クロック周
波数をPLLの位相比較器に入力することにより、ローカ
ルクロック周波数を基準クロック周波数に位相ロックさ
せるためローカルクロック周波数をup動作またはdown動
作することが必要であることを示す制御信号を発生する
ことと、この制御信号から得られる信号電圧をPLLの電
圧制御発振器（VCO）に印加することによってローカル
クロック周波数を必要に応じて位相ロックのために変化
させることと、制御信号をPLLのループフィルタに伝送
することにより、所望の位相ロックを達成するために必
要な時間を減少させるように選ばれるプリセットされた
基準電圧しきいレベルに向けて制御信号をバイアスする
ことによって信号電圧をVCOへの印加前に調整すること
とを包含する。
本方法の一局面において、プリセットされた基準電圧
しきいレベルはループフィルタ内のノードに印加される
ことにより、急速な勾配を実現して制御信号を実質的に
増し、結果としてVCOに印加される信号電圧が実質的に
上げられる。
同様に、本発明のPLL装置は、ローカルクロック周波
数を基準クロック周波数のエッジに素早く同期させるこ
とを可能にする。本PLLは、ローカルクロック周波数と
基準クロック周波数とを比較することによってローカル
クロック周波数を基準クロック周波数に位相ロックさせ
るためにローカルクロック周波数を増加または減少させ
る必要があることを示す制御信号を発生する位相比較器
と、この制御信号から得られる信号電圧に応答してロー
カルクロック周波数を必要に応じて位相ロックのために
変化させるVCOと、プリセットされた基準電圧しきいレ
ベルを有し、所望の位相ロックを達成するために必要な
時間を減少させるために、プリセットされた基準電圧し
きいレベルに向けて信号電圧をVCOへの印加前に制御信
号に応答して調整するループフィルタとを包含する。
本PLL装置において、プリセットされた基準電圧しき
いレベルはループフィルタ内のノードに供給されること
により、制御信号の急速なup勾配を実現し、結果として
VCOに印加される信号電圧の急速なup勾配を実現する。
図２を参照して、ブロック図で示す本発明のPLL回路
は、図１のものとほぼ同様な、概して典型的な従来の構
成を用いている。基準クロック周波数Finおよびこれと
同期して発生されるローカルクロック周波数Foは、位相
比較器30に入力として印加される。比較器によって発生
される「up」または「down」信号は、ローカル周波数が
基準周波数に対して遅れているか進んでいるかに依存し
て、ループフィルタ32に印加される。ループフィルタ
は、図３を参照してより詳細に説明するように、安定性
を犠牲にすることなくかつ従来の構成において必要な時
間よりも非常に少ない時間で、比較されている信号間の
位相ロックを達成するための開始点としてプログラムさ
れ得る、動的基準電圧を用いるように構成される。基準
電圧がループフィルタの選択されたノードに与えられる
ことにより、ロックオンがゼロで始まっても、VCO35に
印加される制御電圧が基準電圧によってセットされるし
きいレベルを越えるレベルにまで素早くup動作される際
において、そのレベルが素早く捨てられるようにする。
回路が立ち上げ時においてはup動作のみを行い、最初か
らはdown動作を行わないように構成される。電圧レベル
が基準しきいレベルを越える点に上がったときにのみ、
回路はdown動作を行うことが可能である。
少なくともロックならびに、ロックに伴って起こる安
定化および平衡化を素早く確立する目的のためには、回
路のdown動作を行うよりもup動作を行うことの方が好ま
しいことに留意されたい。これは、従来技術においてノ
ードをupまたはdownさせ、その位置の抵抗器およびコン
デンサによりプロセスを遅くするための遅延を実現する
RC時定数を与えているのとは対照的である。次に従来の
構成においては、VCOの制御電圧を開始ポイントである
ゼロボルトからゆっくりと増加させまた同様にゆっくり
と減少させることを繰り返すプロセスにより、ロック点
を探ささなければならない。最終的に、何サイクルもの
後にロックが達成されるが、このプロセスはとても遅い
ものである。
対照的に、本発明は動的接地を用いることにより、チ
ップの立ち上げに際して電圧が急速にしきい値を越える
点まで上昇した後、「接地」基準がセットされる。この
効果として、ループフィルタは非常に急速なup勾配を命
じ、続いてdown動作とup動作との比較的小さい増分が素
早く交替するサイクルが行われて、最終的なVCO制御電
圧に素早く到達する。このようにして、ロックおよび安
定化が、μ秒以内の時間で達成される。
図３を参照して、位相比較器から交互に得られる、入
力40および41のそれぞれにおける「up」および「down」
信号は、１対のトランジスタ44および45のゲートにおい
てループフィルタに印加される。VCO制御電圧VCOinは、
これらトランジスタの直列接続されたソース−ドレイン
間の出力47から取られる。本発明において、ノード48は
静的な接地には結合されておらず、予め選ばれた基準電
圧に結合されている。予め選ばれた基準電圧は、VCOin
の強制的かつ急速なup動作の初期ターゲットとしての、
所望のしきいレベルである。ノード48における基準電圧
は、PLL回路全体に対する比較対象となっている入力周
波数のための所望のしきいレベルにセットできるように
プログラマブルになっており、結果として動的な接地基
準を構成している。
この目的のため、図３の回路は、ノード48がノード56
と同電圧にあることを強制する、素子50、51、52、およ
び53からなるオペアンプを含んでいる。ノード56の両側
の素子54および55は、ノード56上の基準電圧を予め選択
しておくことを可能にするために、調節可能になってい
る。基準電圧は次に、オペアンプを介してノード48上に
反映（mirror）される。基準電圧は、VCOが素早くup動
作を行うために望ましくかつプロセスに際してPLLの総
ロックタイムを大きく減少させる初期ターゲット電圧を
セットするように、予め選択される。
ノード56は、ノード48に直接結合されていない。これ
は、２つのノードが直接結合されている場合に基準回路
中にノイズを導入してしまう可能性のある、電流下降
（current sink）の条件だからである。素子57および58
は、ノード48を安定させ、PLLシステムのジッタを減少
させる機能を果たすコンデンサを構成する。
図４に示すVCOin電圧対時間のプロットにおいて、図
３のループフィルタ回路のノード48における基準電圧は
プログラム可能に、（一例としてであるが）約1.0ボル
トにセットされている。この若干低電圧レベルにも見え
るレベルを設定する理由は２つである。第１に、もし基
準電圧が高すぎるレベルに予め選ばれると、PLLが基準
電圧を場合によっては非常に大きく越えてしまう傾向が
出てしまう。結果として、ループフィルタはdown動作よ
りもup動作を優先するように設計されているため、PLL
が基準しきい値に戻る調節を行う間にいくらかの時間が
経過してしまう。従って、PLLは基準電圧レベルを下回
るレベルから開始することが好ましい。第２に、図４の
プロット例においては、基準電圧はある特定の周波数例
に対して設定されている。実際には、開始電圧は回路の
動作の全スペクトルの範囲内にあることが必要である。
従って、基準電圧レベルは一般に、基準クロックの周波
数をある程度わかってあるいは予測して選択しておくこ
とになる。
図４のup/down動作変化のシーケンスは、「up/down」
特性を例示するものであるが、実際にはこの特性はむし
ろ「up/維持」を繰り返して、PLLはロックを達成する。
up/down信号は実際には、基準クロックが出力Foに対し
て進んでいる／遅れている時間量に比例する持続期間を
有するパルスである。
図４のプロットは、典型的なシミュレーション範囲に
基づいていることに留意せよ。実際には、温度およびプ
ロセス変動とともに起こるシフトのために、図のシミュ
レーション例では約８μ秒であるロックタイム
（Tlock）は、100μ秒オーダーの範囲で起こることにな
る。
従って、PLL回路の基準ノードの電圧レベルを、接地
レベルと異なる値（入力基準クロックの周波数に基づい
た「動的接地」を構成するようなしきい値である）に維
持されるように予め選択することにより、PLLが立ち上
げを開始すると、ゼロ電圧からではなく、しきいレベル
に向かう急なup勾配の、ほぼステップ関数状に動くこと
が理解されるであろう。結果として、PLLは、今まで実
現可能であったよりもずっと短い時間でロックを達成す
る。またこの効果は、処理コストまたはシリコン専有面
積上のコストを実質的に増加させることなく達成され
る。
本発明を実施する際に現在考え得る最適な態様を、特
定の好適な方法および実施形態について上述したが、本
発明の当業者には、本発明の真の趣旨および範囲から逸
脱することなしに開示された方法および実施形態の変形
および改変を行い得ることが理解されるであろう。従っ
て、本発明は、付属の請求項および該当法の規則および
原理のみによって限定されることを意図している。
フロントページの続き (72)発明者 ヤック，ランディー エル. アメリカ合衆国 アリゾナ 85048，フ ェニックス，エス．25ティーエイチ ス トリート 16238 (56)参考文献 特開 平６−252753（ＪＰ，Ａ) 特開 昭62−92521（ＪＰ，Ａ) 米国特許4270093（ＵＳ，Ａ) 欧州特許出願公開360442（ＥＰ，Ａ １) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/199

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】位相ロックループ（PLL）を用いて、ロー
    カルクロック周波数を基準クロック周波数のエッジに同
    期させる方法であって、 該ローカルクロック周波数と該基準クロック周波数とを
    該PLLの位相比較器に入力することにより、該ローカル
    クロック周波数を該基準クロック周波数に位相ロックさ
    せるために、該ローカルクロック周波数を増加または減
    少させる必要があることを示す制御信号を生成するステ
    ップと、 該制御信号から得られる信号電圧を該PLLの電圧制御発
    振器（VCO）に印加することにより、該位相ロックのた
    めに必要に応じて該ローカルクロック周波数を変化させ
    るステップと、 該信号電圧を該VCOに印加する前に該制御信号を該PLLの
    ループフィルタに伝送することにより、該位相ロックを
    達成するために必要な時間を低減するように、該基準ク
    ロック周波数に応じて選択されるプリセットされた基準
    電圧しきいレベルに向けて該信号電圧を調整するステッ
    プと を包含し、 該制御信号を該PLLのループフィルタに伝送するステッ
    プは、該制御電圧を該ループフィルタ内のチャージポン
    プに印加することにより、該チャージポンプの基準電位
    を該プリセットされた基準電圧しきいレベルに設定する
    ように該チャージポンプ内のスイッチング手段を制御す
    るステップを包含する、方法。
  2. 【請求項２】前記プリセットされた基準電圧しきいレベ
    ルは前記ループフィルタ内のノードに印加されることに
    より、前記制御信号の急速な勾配を実現し、結果として
    前記VCOに印加される前記信号電圧の急速な勾配を実現
    する、請求項１に記載の方法。
  3. 【請求項３】前記プリセットされた基準電圧しきいレベ
    ルは予めプログラムされている、請求項１に記載の方
    法。
  4. 【請求項４】ローカルクロック周波数を基準クロック周
    波数のエッジに同期させる位相ロックループ（PLL）装
    置であって、 該ローカルクロック周波数と該基準クロック周波数とを
    比較することにより、該ローカルクロック周波数を該基
    準クロック周波数に位相ロックさせるために、該ローカ
    ルクロック周波数を増加または減少させる必要があるこ
    とを示す制御信号を生成する位相比較器と、 該制御信号から得られる信号電圧に応答して、該位相ロ
    ックのために必要に応じて該ローカルクロック周波数を
    変化させる電圧制御発振器（VCO）と、 該位相ロックを達成するために必要な時間を低減するた
    めに、該信号電圧を該VCOに印加する前に、該制御信号
    に応答して、該基準クロック周波数に応じて選択される
    プリセットされた基準電圧しきいレベルに向けて該信号
    電圧を調整するループフィルタと を備え、 該ループフィルタは、該制御信号に応答して動作するチ
    ャージポンプを含み、該チャージポンプは、該制御信号
    によって制御されるスイッチング手段を含み、該スイッ
    チング手段は、該チャージポンプの基準電位を該プリセ
    ットされた基準電圧しきいレベルに設定するように動作
    可能である、装置。
  5. 【請求項５】前記プリセットされた基準電圧しきいレベ
    ルは前記ループフィルタ内のノードに印加されることに
    より、前記制御信号の急速な勾配を実現し、結果として
    前記VCOに印加される前記信号電圧の急速な勾配を実現
    する、請求項４に記載の装置。
  6. 【請求項６】前記プリセットされた基準電圧しきいレベ
    ルは予めプログラムされている、請求項４に記載の装
    置。
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