KR20030087217A - Ｐｌｌ 시스템 - Google Patents

Abstract

본 발명은 H∞제어 기법에 의하여 제어될 수 있는 제어기를 PLL 시스템에 부착하여 넓은 주파수 대역에서도 안정된 클럭 신호를 발생할 수 있는 PLL 시스템을 개시한다. 개시된 본 발명은 기준 신호와 외란 신호 및 제어 신호를 인가 받아 조정 변수 신호와 측정 변수 신호를 출력하는 PLL 시스템; 상기 PLL 시스템의 측정 변수 신호를 입력신호로 하여 상기 제어 신호를 출력하는 제어기를 포함하는 것을 특징으로 한다.

여기서, 상기 제어기는 H∞제어 기법을 사용하여 안정된 클럭 신호를 발생할 수 있는 K 값을 갖도록 설계되어지고, 상기 PLL 시스템은 PLL 회로와 다수개의 가중치함수들로 이루어진 것을 특징으로 한다.

Description

ＰＬＬ 시스템{SYSTEM FOR PHASE LOCKED LOOP}

본 발명은 PLL 시스템에 관한 것으로, 보다 구체적으로는 PLL 회로의 필터에 H∞제어 기법을 사용한 회로를 추가하여 외부에서 입력되는 외란 신호에도 불구하고, 안정되고 정확한 클럭 신호를 발생할 수 있는 PLL 시스템에 관한 것이다.

일반적으로, TV, 통신 등의 분야에서는 디지탈 신호를 처리하기 위해 수신된데이타에 동기되는 클럭 신호를 필요로 하는데, 이를 동기 검파 기술이라 한다. 이와 같이, 동기 검파를 하기 위한 회로에 있어서는 입력 신호의 주파수 및 위상에 동기한 연속 발진 출력을 얻기 위한 PLL(Phase Locked Loop) 회로가 사용된다.

상기 PLL은 데이터 스트림 내에 속도조절 정보를 넣어 함께 전송하는 기법이며, 수신 측에서는 수신된 속도조절 정보에 자신의 로컬 클럭을 고정시킴으로써 신호 요소를 추출한다.

도 1은 종래 기술에 따른 PLL 회로의 구성을 도시한 블럭도이다.

도 1에 도시된 바와 같이, 승산기로 구성되고, 입력되는 2개의 신호의 차에 해당되는 신호를 출력하는 위상 비교기(1)와, 저역 통과 필터(Low Pass Filter: 이하, LPF라 한다)로 구성되고, 상기 위상 비교기(1)로부터 발생하는 차 신호를 평활하는 필터(3)와, LC 발진기 등을 포함하고, 입력되는 신호에 기초하여 발진 주파수를 가변하는 전압 제어 발진기(Voltage Controlled Oscillator: 이하, VCO라 한다)(5)와, 상기 VCO(5)에서 발생하는 발진 신호의 오차를 줄이기 위하여 반복 수행되는 루프의 회수를 카운팅하는 루프 카운터(7)로 구성되어 있다.

상기와 같은 구성을 같는 PLL 시스템은 상기 위상 비교기(1)로 입력되는 2개의 신호의 차를 감소시키도록 동작하고, 상기 VCO(5)의 출력 신호가 입력 신호와 동일한 주파수로 동기 된다. 그래서, 상기 VCO(5)의 출력 신호를 이용해서 동기 검파 등이 가능하게 된다.

특히, 통신 중에 주파수 도약을 하기 위하여 사용되는 경우에는 기준(reference) 주파수(Frequency)와 중간(intermediate) 주파수(Frequency)의 오차 전압은 상기 필터(3)를 통해 상기 VCO(5)에 공급되고, 상기 VCO(5)의 출력 주파수는 궤환 회로에 의해서 중간 주파수로 분주 된다. 따라서, 안정된 주파수 생성이 가능하였다.

상기에서 설명한 PLL 회로를 무전기의 주파수 도약에 사용될 경우에는 도약되는 주파수에 맞도록 여러 번의 도약을 발생시켜 전압 제어 발진기의 발진 주파수를 동기화 시켰다.

그러나, 종래의 PLL 회로에서는 외란이 발생한 후, 이를 보정하기 위한 보정신호가 인가 될 때까지, 상당히 제어전압이 VCO에 인가되어 주파수 가변 폭이 큰 VCO의 경우에는 안정된 클럭을 공급하기 어려운 문제가 있다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위하여 안출된 것으로서, PLL 회로에 H∞제어 기법을 사용한 제어기를 사용하여 외부에서 발생하는 외란 신호에도 불구하고, 최적의 클럭 신호를 발생할 수 있도록 할 뿐말 아니라, 안정되고 정확한 신호를 유지할 수 있는 PLL 시스템을 제공함에 그 목적이 있다.

도 1은 종래 기술에 따른 PLL 회로의 구성을 도시한 블록도.

도 2는 본 발명에 따른 PLL 시스템의 구성을 도시한 블록도.

도 3은 본 발명에 따른 PLL 시스템의 내부 구성을 도시한 도면.

도 4는 본 발명에 따른 PLL 시스템의 입력 신호를 도시한 그래프.

도 5는 본 발명에 따른 PLL 시스템의 출력 신호를 도시한 그래프.

*도면의 주요 부분에 대한 부호의 설명*

1: 위상비교기 3: 필터

5: VCO 7: 루프 카운터

10: PLL 시스템 20: 제어기

상기한 목적을 달성하기 위한, 본 발명에 따른 PLL 시스템은,

기준 신호와 외란 신호 및 제어 신호를 인가 받아 조정 변수 신호와 측정 변수 신호를 출력하는 PLL 시스템;

상기 PLL 시스템의 측정 변수 신호를 입력신호로 하여 상기 제어 신호를 출력하는 제어기를 포함하는 것을 특징으로 한다.

여기서, 상기 제어기는 H∞제어 기법을 사용하여 안정된 클럭 신호를 발생할 수 있는 K 값을 갖도록 설계되어지고, 상기 PLL 시스템은 PLL 회로와 다수개의 가중치함수들로 이루어진 것을 특징으로 한다.

본 발명에 의하면, H∞제어 기법을 이용한 회로를 PLL 시스템의 필터부에 적용하여 외부에서 인가되는 물리적 충격, 전기적 신호에 의한 신호 왜곡을 방지하여 안정적이고, 정확한 동작이 가능하다.

이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시 예를 자세히 설명하도록 한다.

도 2는 본 발명에 따른 PLL 시스템의 구성을 도시한 블록도이다.

도 2에 도시된 바와 같이, 기준 신호(reference input)와 외란 신호가 입력되는 d 단자와, 상기 d 단자에서 입력된 신호를 처리하는 PLL 시스템(10)과, 상기 PLL 시스템(10)에서 외란 신호에 의하여 영향을 받은 신호가 출력되는 e 단자와, 상기 PLL 시스템(10)에서 측정된 변수 값이 출력되는 y 단자와, 상기 y 단자로부터 나오는 출력된 측정변수 값을 제어한 후, 상기 PLL 시스템의 입력 u 단자를 통하여 입력하는 제어기(20)로 구성되어 있다.

본 발명은 종래 PLL 시스템(10)에 제어기(20)를 부착하여 왜란의 영향에도 불구하고, 안정된 클럭 신호를 제공하기 위함이다. 즉, 상기 제어기(20)는 기준 신호와 외란 신호가 입력되는 d 단자에서 외란 신호에 의하여 영향을 받은 신호가 출력되는 e 단자까지의 H∞노옴, 즉 외란이 시스템에 미치는 영향을 최소화시키면서 전체 PLL 시스템(10)이 안정하도록 상기 제어기의 K 값을 설계한다.

K 값을 구하기 위한 상기 제어기(20)의 H∞기법에 의한 수식은 다음과 같다.

도 3은 본 발명에 따른 PLL 시스템의 내부 구성을 도시한 도면이다.

도 3에 도시된 바와 같이, 기준 신호 입력단과 외란 신호 입력단(REF, 외란:d) 및 상기 제어기로부터 발생하는 제어 신호 입력단(u)이 상기 PLL 시스템(10)의 입력단(d, u)이 되고, 조정 변수 Z₁, Z₂단자(e)와 상기 PLL 시스템(10)에서 출력되는 측정 변수 값을 출력하는 y 단자가 출력 단자가 된다. 또한, 상기 PLL 시스템(10)은 입력되는 신호로부터 적절한 값을 선택하는 가중치 함수들(A, B, C, D)과, 기준 신호(REF)와 제어 신호(u)를 입력받아 측정된 변수값을 출력하는 PLL 회로(11)로 구성되어 있다.

상기 PLL 시스템에서의 신호 처리 과정은 다음과 같다.

먼저, 기준 신호(REF)와 상기 제어기에서 발생하는 제어 입력 신호가 상기 PLL 회로(11)의 입력 단자(u)를 통하여 입력되고, 여기서의 출력 값과 가중치 함수(B)를 통과한 외란 신호가 합하여져서 상기 제어기의 입력 신호인 측정 변수값이 y 단자를 통하여 출력된다. 상기 PLL 회로(11)에서부터 출력되는 신호들 중에서 가중치 함수(D)에 의하여 적절한 변수를 선택하여 출력하는 Z₁과, 상기 제어기로부터 출력되는 제어 입력 신호들 중에서 가중치 함수(C)에 의하여 적절한 변수를 선택하여 출력하는 Z₂가 상기 e 단자를 통하여 출력된다.

상기 H∞제어 기법을 사용한 전체 관계식은 다음과 같이 나타내진다.

특히, H∞제어 기법을 사용한 제어기는 입력 신호에 포함되는 큰 외란 신호가 PLL 시스템에 영향을 미치는 것을 최소화시켜 외란 펄스 신호의 유입에도 시스템이 안정적으로 동작할 수 있도록 한다.

도 4는 본 발명에 따른 PLL 시스템의 입력 신호를 도시한 그래프이다.

도 4에 도시된 바와 같이, 상기 PLL 시스템에 인가되는 기준 신호는 외란 신호가 첨가되지 않는 일정한 주기를 갖는 신호 파형을 유지하고 있다.

이때, 기준 신호가 입력될 때, 몇 초 후 큰 펄스 신호가 인가되면, 종래 PLL 시스템에서는 외란에 의하여 신호 왜곡이 전체의 주기 동안 발생하게 된다.

외란의 영향으로 출력 클럭이 흔들리는 것을 볼 수 있으나, 곧 안정된 값을 찾아가는 것을 알수 있다.

도 5는 본 발명에 따른 PLL 시스템의 출력 신호를 도시한 그래프로서, 외란의 영향으로 출력 클럭이 흔들리는 것을 볼 수 있으나, 곧 안정된 값을 찾아가는 것을 알 수 있다. 즉, 종래 PLL 시스템은 입력 신호의 초기에 큰 외란 신호가 입력되는 경우, 그에 따라서 계속되는 출력 신호 전체에 외란 신호의 영향이 계속되었으나, 본 발명에서는 외란 신호의 입력으로 출력 신호의 변화는 외란 신호 입력 영역에서만 영향을 받고, 이후 계속되는 출력 신호는 안정된 클럭 신호를 발생시키게 된다.

이상에서 자세히 설명된 바와 같이, 본 발명은 PLL 시스템에 있어서 외란이 유입되었을 경우 외란이 PLL 시스템에 미치는 영향을 최소화하여 PLL이 안정적이고, 정확한 동작을 하도록 함에 있다.

본 발명은 상기한 실시 예에 한정되지 않고, 이하 청구 범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (3)

1. 기준 신호와 외란 신호 및 제어 신호를 인가 받아 조정 변수 신호와 측정 변수 신호를 출력하는 PLL 시스템;

   상기 PLL 시스템의 측정 변수 신호를 입력신호로 하여 상기 제어 신호를 출력하는 제어기를 포함하는 것을 특징으로 하는 PLL 시스템
2. 제 1 항에 있어서,

   상기 제어기는 H∞제어 기법을 사용하여 안정된 클럭 신호를 발생할 수 있는 K 값을 갖도록 설계되어진 것을 특징으로 하는 PLL 시스템.
3. 제 1 항에 있어서,

   상기 PLL 시스템은 PLL 회로와 다수개의 가중치함수들로 이루어진 것을 특징으로 하는 PLL 시스템.