JPH11187005A - クロック抽出回路、通信システム及び送信装置 - Google Patents

Abstract

(57)【要約】 【課題】断続的に情報が伝送されるような場合であって
も、必要最小限の同期用パターンを使用して伝送可能情
報の増大を図ることができ、かつクロック信号を迅速か
つ安定に抽出できるようにする。 【解決手段】 受信装置２に、受信回路２１から出力さ
れるデジタル信号に同期したクロック信号を抽出するデ
ジタルＰＬＬ回路２２を設けるとともに、デジタルＰＬ
Ｌ回路２２のＱ値を制御するＱ値制御回路２５と、受信
回路２１が出力する受信レベル信号に基づいて高周波信
号における信号対雑音比を算出し、Ｑ値制御回路２５を
制御するとともに算出結果に基づく信号を送信装置１内
の同期用パターン設定回路１２に向けて送出する信号対
雑音比測定回路２４とを設ける。同期用パターン設定回
路１２は、信号対雑音比に応じて同期用パターンのパタ
ーン長を変化させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック抽出回路
に関し、特に入力デジタル信号からこの信号に同期した
クロック信号を抽出するデジタルＰＬＬ回路構成のクロ
ック抽出回路と、このクロック抽出回路を用いた通信シ
ステムに関する。

【０００２】

【従来の技術】デジタル信号を送信側から受信側に伝送
する通信システムでは、受信側において、伝送されてき
た信号からクロックを抽出し、抽出したクロックに基づ
いてデジタルデータの処理等が行われる。クロックを抽
出するためのクロック抽出回路として、デジタルＰＬＬ
（フェーズ・ロックド・ループ）回路を用いるものが広
く知られている。

【０００３】特開平８−８４１３７号公報には、同期パ
ターン部と情報ビット部とから構成されているバースト
データが伝送データである場合に、このような伝送デー
タに適したクロック抽出回路が開示されている。このク
ロック抽出回路は、図４に示すように、入力データと受
信装置の基準クロックとが入力して再生クロックを出力
するデジタルＰＬＬ回路８１と、再生クロックに基づい
て入力データを復号し出力データを出力する復号器８２
と、バーストデータの先頭を検出するデータ検出回路８
３と、このデータ検出回路８３の出力によりビット同期
パターン部の入力中はデジタルＰＬＬ回路８１のプログ
ラマブルデバイダの設定値を小さくし、ビット同期パタ
ーン部に続いて入力される情報ビット部ではデジタルＰ
ＬＬ回路８１のプログラマブルデバイダの設定値を大き
くするプログラマブルデバイダ制御回路８４とを備えて
いる。このように構成することにより、バーストデータ
の先頭部分で素早く同期を引込み、その後の情報ビット
部では同期が外れにくくするクロック抽出回路を実現し
ている。

【０００４】また、本発明者による特開平７−３０７７
２９号公報には、特定の同期用パターンが入力デジタル
信号中に含まれているとして、同期引込み時間を短縮で
きるとともに、同期保持能力を向上させるようにしたク
ロック抽出回路が開示されている。このクロック抽出回
路の構成を図５に示す。このクロック抽出回路は、入力
デジタル信号が入力して抽出クロック信号を出力するデ
ジタルＰＬＬ回路９１と、抽出クロック信号に基づいて
入力デジタル信号の波形を整形して出力デジタル信号と
して出力する波形整形回路９２と、入力デジタル信号を
受けて特定の同期用パターンを検出してパターン検出信
号（同期情報）を出力する同期用パターン検出回路９３
と、パターン検出信号に応じてデジタルＰＬＬ回路９１
のＱ値を変化させるＱ値制御回路９４と、入力デジタル
信号を受けてこの入力デジタル信号中での伝送情報の有
無を判定して伝送情報がある場合には伝送情報有信号を
出力する伝送情報判定回路９５と、パターン検出信号に
応じて動作するタイマ回路９６と、Ｑ値制御回路９４を
リセットするためのリセット信号を発生するリセット信
号発生回路９７と、を備えている。入力デジタル信号に
おいて特定の同期用パターンが検出されパターン検出信
号が出力されると、Ｑ値制御回路９４は、デジタルＰＬ
Ｌ回路９１のＱ値を低値から高値に切換える。リセット
信号発生回路９７は、タイマ回路９６の出力信号がオン
（ＯＮ）である間に伝送情報判定回路９５から伝送情報
有信号を受けた後にこの伝送情報有信号がなくなった時
に第１のリセット信号を発生してＱ値制御回路９４に与
えるから、このような条件が満たされたときに、Ｑ値制
御回路９４は、デジタルＰＬＬ回路９１のＱ値を高値か
ら低値に切換える。このようにして、同期用パターンを
検出するまではデジタルＰＬＬ回路９１のＱ値を低くし
て同期引込み時間を短縮させ、かつ、同期用パターンを
検出したときにはＱ値を高くして同期保持能力を向上さ
せている。

【０００５】

【発明が解決しようとする課題】上述した従来のクロッ
ク抽出回路は、いずれも、デジタルＰＬＬ回路に対して
制御を行うことにより、同期引込み時間の短縮及び同期
保持能力の向上を図っており、伝送されるべき信号に固
定長の同期用パターンを付与し、この固定長の同期用パ
ターンに基づいて制御を行っている。通信回線の信号対
雑音比（Ｓ／Ｎ）が低い場合には、クロック抽出回路に
入力するデジタル信号にジッタが多く含まれるため、長
い同期用パターンを必要とする。逆に、通信回線の信号
対雑音比が高い場合には、入力するデジタル信号のジッ
タは少ないため、比較的短い同期用パターンでクロック
抽出が可能である。従来のクロック回路では、確実に同
期引き込みが行えるようにするためにはジッタが多い場
合を考慮する必要があるので、固定長の同期用パターン
を使用している都合上、長い同期用パターンを使用する
のが一般的であった。そのため、送信側から受信側に伝
送される信号中での同期用パターンの割合が大きくなっ
て、伝送可能な情報量が低下するという問題点を生じ
る。断続的に情報が伝送されるような通信システム、す
なわちバーストデータが伝送される通信システムでは、
同期用パターンが高い頻度で用いられるので、この問題
点はより顕著になる。

【０００６】本発明の目的は、断続的に情報が伝送され
るような通信システムにおいて用いられる場合であって
も、必要最小限の同期用パターンを使用して伝送可能情
報の増大を図ることができ、かつクロック信号を迅速か
つ安定に抽出可能なクロック抽出回路を提供するととも
に、このクロック抽出回路を用いた通信システムと、こ
の通信システムで使用される送信装置とを提供すること
にある。

【０００７】

【課題を解決するための手段】本発明のクロック抽出回
路は、送信側から伝送されてきた伝送信号を受信して変
換しデジタル信号として出力する受信回路と、デジタル
信号からデジタル信号に同期したクロック信号を抽出す
るデジタルＰＬＬ回路とを有するクロック抽出回路にお
いて、受信回路が伝送信号の受信レベルに応じた受信レ
ベル信号を出力し、デジタルＰＬＬ回路のＱ値を制御す
るＱ値制御手段と、受信レベル信号に基づいて伝送信号
における信号対雑音比を算出し、算出結果に基づいてＱ
値制御手段を制御するとともに、算出結果に基づく信号
を送信側に送出する信号対雑音比測定手段と、を有す
る。

【０００８】本発明の通信システムは、伝送情報を入力
として伝送情報を伝送信号に変換して送出する送信装置
と、伝送信号を受信して伝送情報を出力データとして取
り出す受信装置とを有する通信システムであって、送信
装置が、ビットレベルでの同期を確立するためのパター
ンである同期用パターンを伝送情報に先立つように伝送
情報に付加して伝送情報を伝送信号に変換して送出する
送信回路と、同期用パターンを設定する同期用パターン
設定回路とを有し、受信装置が、伝送信号を受信して変
換しデジタル信号として出力するとともに伝送信号の受
信レベルに応じた受信レベル信号を出力する受信回路
と、デジタル信号からデジタル信号に同期したクロック
信号を抽出するデジタルＰＬＬ回路と、デジタルＰＬＬ
回路のＱ値を制御するＱ値制御手段と、受信レベル信号
に基づいて伝送信号における信号対雑音比を算出し、算
出結果に基づいてＱ値制御手段を制御するとともに、算
出結果に基づく信号を同期用パターン設定回路に向けて
送出する信号対雑音比測定手段と、を有する。

【０００９】本発明の通信システムでは、同期用パター
ン設定回路によって、信号対雑音比が相対的に大きい場
合には同期用パターンが相対的に短く設定され、信号対
雑音比が相対的に小さい場合には同期用パターンが相対
的に長く設定されるようにすることが好ましい。

【００１０】本発明の送信装置は、伝送情報を入力とし
て伝送情報を伝送信号に変換して受信側に送出する送信
装置において、ビットレベルでの同期を確立するための
パターンである同期用パターンを伝送情報に先立つよう
に伝送情報に付加して伝送情報を伝送信号に変換して送
出する送信回路と、同期用パターンを設定する同期用パ
ターン設定回路とを有し、受信側での信号対雑音比に対
する情報を受信側から受け取り、信号対雑音比が相対的
に大きい場合には同期用パターン設定回路が同期用パタ
ーンを相対的に短く設定し、信号対雑音比が相対的に小
さい場合には同期用パターン設定回路が同期用パターン
を相対的に長く設定する。

【００１１】本発明において、伝送信号は、典型的に
は、伝送情報に基づいて変調された高周波信号である。
また、受信レベル信号をデジタルＰＬＬ回路に入力し
て、受信レベルが所定のしきい値以下の場合にはデジタ
ルＰＬＬ回路におけるクロック抽出処理の動作を停止す
るようにすることが、好ましい。

【００１２】《作用》本発明によるクロック抽出回路で
は、無線などの受信回路における信号対雑音比を用い
て、デジタルＰＬＬ回路の動作及び同期用パターン長を
制御する。すなわち、初期状態（情報を受信していない
状態）では、雑音レベルを測定するとともにデジタルＰ
ＬＬ回路のＱ値を低くしておき、情報受信後の同期引込
み時間を短縮させる。情報を受信した時（信号対雑音比
が上昇した時）から一定時間が経過しデジタルＰＬＬ回
路の同期引込みが完了した時点で、デジタルＰＬＬ回路
のＱ値を高くし、同期保持能力を向上させる。情報の受
信中に受信状態が悪い場合（信号対雑音比が低い場合）
には、受信デジタル信号にジッタなどが多く含まれるた
め、送信側に対して制御を行って、同期用パターンを長
くし同期引込みを確実に行えるようにする。受信状態が
良い場合（信号対雑音比が高い場合）には、受信デジタ
ル信号のジッタは少ないため、同期用パターンを短く
し、同期引込みを迅速に行うようにする。このことによ
り、同期用パターン長を短縮することが可能となり、よ
り多い情報量を伝送可能となる。

【００１３】本発明の通信システムでは、上述したよう
なクロック抽出回路を有する受信装置と、受信側での信
号対雑音比に応じて同期用パターンのパターン長を変化
させるパターン長設定回路が設けられた送信装置とを有
するので、受信側での信号対雑音比に適合した長さの同
期用パターンを有する伝送信号が送信側から受信側へ伝
送されることとなり、バーストデータの伝送時などに、
より多くの情報を伝送できるようになる。

【００１４】

【発明の実施の形態】次に、本発明の好ましい実施の形
態について、図面を参照して説明する。図１は、本発明
の実施の一形態の通信システムの構成を示すブロック図
である。

【００１５】この通信システムは、送信装置１と受信装
置２とを回線３により接続した構成のものであって、回
線３では高周波信号によって情報が伝送される。ここで
は、バーストデータにより情報が伝送されるものとし、
各バーストデータの先頭には同期用パターンが付加され
ているものとする。回線３は、典型的には無線回線であ
る。送信装置１は、伝送情報信号を入力としてこれに対
して変調処理及び周波数変換処理を行って高周波信号に
変換し回線３に送出する送信回路１１と、受信装置２側
からの制御信号により同期用パターン長を設定する同期
用パターン設定回路１２とを具備している。回線３とし
て無線回線が用いられる場合、送信回路１１は、無線送
信機としての機能も備えることになる。送信回路１１で
は、同期用パターン設定回路１２で設定されたパターン
長の同期用パターンが、伝送情報信号のデータ実体に先
立つように、伝送情報信号に付加される。

【００１６】一方、受信装置２は、回線３を介して伝送
されてきた高周波信号を入力し周波数変換処理及び復調
処理を行ってデジタル信号を出力すると同時に、高周波
信号の強度に比例した受信レベル信号を出力する受信回
路２１と、受信回路２１が出力するデジタル信号からク
ロックを抽出して抽出クロック信号として出力するとと
もに同期が確立したかどうかを表す同期信号を出力する
デジタルＰＬＬ回路２２と、抽出クロック信号に基づい
てデジタル信号の波形整形を行って出力デジタル信号と
して出力する波形整形回路２３と、受信レベル信号を入
力として高周波信号における信号対雑音比を算出する信
号対雑音比測定回路２４と、デジタルＰＬＬ回路２１の
Ｑ値を制御するためのＱ値制御回路２５とを備えてい
る。回線３が無線回線であれば、受信回路２１は無線受
信機としての機能も備えることになる。後述するよう
に、信号対雑音比測定回路２４で算出された信号対雑音
比は、Ｑ値制御回路２５に供給されるとともに、逆方向
の回線を介して送信装置１の同期用パターン設定回路１
２に送られ、同期用パターンのパターン長の制御に使用
される。Ｑ値制御回路２５は、Ｑ値制御手段であって、
信号対雑音比測定手段である信号対雑音比測定回路２４
からの制御によって初期状態ではデジタルＰＬＬ回路２
２のＱ値を低く設定し、デジタルＰＬＬ回路２２から同
期信号が出力されたのちはＱ値を高く設定するものであ
る。

【００１７】次に、この通信システムの動作を説明す
る。

【００１８】受信装置２において、受信回路２１から出
力されたデジタル信号は、デジタルＰＬＬ回路２２へ入
力されてクロック成分が抽出されるとともに、この抽出
クロック信号に基づき波形整形回路２３によりデジタル
信号が波形整形され、出力デジタル信号として出力され
る。さらにこの通信システムでは、バーストデータの伝
送に対応してデジタルＰＬＬ回路２２のＱ値の制御及び
デジタルＰＬＬ回路２２の同期引込み処理を効率的に行
うために、以下の動作を実行する。

【００１９】すなわち、送信装置１からの高周波信号を
受信する前に、信号対雑音比判定回路２４は、受信回路
２１からの受信レベル信号により雑音レベルを測定する
とともに、Ｑ値制御回路２５に対して制御を行い、デジ
タルＰＬＬ回路２２のＱ値が低く設定されるようにす
る。これにより、情報の受信を開始した時の同期引込み
時間を短縮させることが可能となる。また、受信レベル
信号はデジタルＰＬＬ回路２２にも供給されており、こ
れにより、受信レベルが低く高周波信号を受信していな
い場合には、デジタルＰＬＬ回路２２の動作が停止し、
空間ノイズによる誤動作が防止される。具体的には受信
レベルが所定のしきい値以下の場合には、デジタルＰＬ
Ｌ回路の動作、少なくともクロック抽出処理の動作が停
止するようにする。

【００２０】受信回路２１からの受信レベル信号が上昇
した時、情報を受信したと判断し、デジタルＰＬＬ回路
２２において、クロック抽出処理を開始する。この時、
Ｑ値制御回路２５から出力されるＱ値制御信号は低値の
ままであり、デジタルＰＬＬ回路２１のＱ値は低く設定
されたままであるため、同期引込みを迅速に行うことが
可能となる。その後一定時間が経過し、デジタルＰＬＬ
回路２２の同期引込みが完了した時点で、デジタルＰＬ
Ｌ回路２２から同期信号をＱ値制御回路２５に出力す
る。同期信号が入力したＱ値制御回路２５は、Ｑ値制御
信号を高値に設定することによってデジタルＰＬＬ回路
２２のＱ値を高くし、同期保持能力を向上させる。

【００２１】さらにこの通信システムでは、受信装置２
において情報の受信中に信号対雑音比測定回路２４で測
定した信号対雑音比が低い場合は、受信状態が悪くてデ
ジタル信号にジッタが多く含まれている場合であるた
め、同期用パターンを長くし、同期引込みを確実に行え
るようにする。この時には、信号対雑音比測定回路２４
から送信装置１の同期用バターン設定回路１２に対して
制御を行い、送信装置１からこれ以降に送出される高周
波信号での同期用パターンのパターン長を大きくする。

【００２２】一方、情報の受信中に信号対雑音比測定回
路２４で測定した信号対雑音比が高い場合は、受信状態
が良くてデジタル信号に含まれるジッタが少ない場合で
あって、短時間で同期確立を行える場合であるため、同
期用パターンを短くし、同期引込みを迅速に行うことが
可能である。この時は、信号対雑音比測定回路２４から
送信装置１の同期用パターン設定回路１２に対して制御
を行い、送信装置１からこれ以降に送出される高周波信
号の同期用パターンを短くする。

【００２３】以上の処理により、バーストデータの伝送
を行う際に同期用パターン長を必要最小限とすることが
可能となり、効率的な情報伝送を行うことが可能とな
る。

【００２４】図２は、図１に示す通信システムの動作を
説明するタイミングチャートであって、バーストデータ
の高周波信号を受信装置２で受信しはじめた前後の状態
を示している。(a)は、受信装置２で受信する高周波信
号を示している。

【００２５】最初は送信装置１側から高周波信号が送出
されておらず、受信装置２側で受信する信号は空間ノイ
ズだけであるが、送信装置１から高周波信号が送出され
はじめると、まず、同期用パターンを受信し、同期用パ
ターンに引き続いて伝送情報を受信する。このような高
周波信号に対し、受信回路２１から出力される受信レベ
ル信号は(b)に示すもののようになる。すなわち、受信
装置２に送信側からの高周波信号が入力する以前は、受
信回路２１の出力であるデジタル信号には空間ノイズが
出力され、受信レベル信号は低値に保持される。その
後、高周波信号を受信した時点で、デジタル信号には同
期用パターン及び伝送情報が順次出力される。また、受
信レベル信号は高値となり、これによって、デジタルＰ
ＬＬ回路２２でのクロック抽出処理が開始される。この
時点では、デジタルＰＬＬ回路２２のＱ値は低値に設定
されており、迅速なクロック抽出（同期引込み）が行わ
れる。同期用パターンの入力中はデジタルＰＬＬ回路２
２において同期引込みが行われ、(c)に示すように、一
定時間が経過した後に、デジタルＰＬＬ回路２２の同期
引込みが完了し、デジタルＰＬＬ回路２２からＱ値制御
回路２５に対して、(d)に示すように同期信号が出力さ
れる。同期信号を受けたＱ値制御回路５は、(e)に示す
ように、デジタルＰＬＬ回路２２のＱ値を高く設定す
る。このことにより、安定した同期保持が行われるよう
になる。以上の処理により、入力デジタル信号のジッタ
やパターンの偏りに影響されにくい安定したクロック抽
出を行うことが可能となる。

【００２６】ここで、デジタルＰＬＬ回路２２について
説明する。デジタルＰＬＬ回路のＱ値制御については、
例えば特開平３−９７３１８号公報等に開示されている
ように周知の技術を用いることができるが、図３は、デ
ジタルＰＬＬ回路２２として使用可能であって、Ｑ値制
御が可能なデジタルＰＬＬ回路の構成の一例を示すブロ
ック図である。このデジタルＰＬＬ回路には、一般に１
チップの汎用ＩＣ（集積回路）として市販されている回
路を用いることができる。例えば「ＣＤ７４ＥＣ２９７
Ｂ」（ハリス社製：ＨＡＲＲＩＳ社製）では、そのＱ値
をｌＣの外部から設定できるようになっている。なお図
３では、受信レベル信号に応じてデジタルＰＬＬ回路の
動作の制御を行うための機構は図示していないが、例え
ば、受信レベル信号が表す受信レベルが所定のしきい値
以下の場合には、ＰＬＬ回路全体あるいは分周回路など
への電源の供給を停止するような回路を設ければよい。

【００２７】このデジタルＰＬＬ回路は、その内部で使
用するクロックを発生する基準クロック発振回路３１
と、入力デジタル信号（図１の受信回路２１が出力する
デジタル信号）と抽出クロックとの位相を比較してその
差分を求めて位相誤差信号として出力する位相比較回路
３２と、基準クロック発振回路３１からのクロックをア
ップカウント／ダウンカウントとしカウント値が所定の
範囲を上回るごと及び下回るごとに制御信号を出力する
アップダウン（Ｕ／Ｄ）カウンタ３３と、アップダウン
カウンタ３３からの制御信号によって制御され、基準ク
ロック発振回路３１からのクロックを分周する分周回路
３４とを有している。分周回路３４の出力が抽出クロッ
クであり、この抽出クロックは、デジタルＰＬＬ回路の
外部に供給されるとともに、上述したように位相比較回
路３２に入力する。

【００２８】アップダウンカウンタ３３でのアップカウ
ント／ダウンカウントの切換えは、位相比較回路３２か
らの位相誤差信号（図示、「アップダウン制御」）に応
じて行われる。また、アップダウンカウンタ３３には、
Ｑ値制御回路２５（図１）からＱ値制御信号が入力し、
Ｑ値制御信号が低値か高値かによって、上述した所定の
範囲が変化する。

【００２９】分周回路３４では、基準クロック発生回路
２４からのクロックを分周することにより、入力デジタ
ル信号と同一周波数の抽出クロックが発生する。この分
周動作時に、アップダウンカウンタ３３から入力する制
御信号により、出力する抽出クロックの位相が変化させ
られ、具体的には、制御信号に応じて抽出クロックのパ
ルス数が±１されるようになっている。

【００３０】以上のような構成を採用することにより、
デジタルＰＬＬ回路に入力するＱ値制御信号が低値の場
合、アップダウンカウンタ３３における所定の範囲が小
さくなって分周回路３４への制御信号が頻繁に発生し、
抽出クロックの位相変化が発生しやすくなる。これによ
って、デジタルＰＬＬ回路１の同期引込みが容易とな
る。また、Ｑ値制御信号が高値の場合には、アップダウ
ンカウンタ３３における所定の範囲が大きくなって制御
信号の発生が抑制され、これによって抽出クロックの位
相変化が発生しにくくなり、デジタルＰＬＬ回路の同期
保持能力が向上する。

【００３１】さらに、このデジタルＰＬＬ回路は、同期
検出（同期引込みの判定）を行って同期信号を発生する
ために、抽出クロックがＤ入力端子に入力し入力デジタ
ル信号がクロック（Ｃ）端子に入力するＤ型フリップフ
ロップ３５と、Ｄ型フリップフロップ３５のＱ出力を入
力としてパルスを発生するパルス発生回路３６とを備え
ており、パルス発生回路３６の出力が同期信号としてデ
ジタルＰＬＬ回路の外部に出力される。

【００３２】デジタルＰＬＬ回路の同期引込みが完了し
た時点では、入力デジタル信号と抽出クロックは、同一
の周波数で位相がずれた信号となる。このため、Ｄ型フ
リップフロップ３５の出力であるＱ端子は、Ｌ（ロー）
レベルまたはＨ（ハイ）レベルのいずれかに固定され
る。パルス発生回路３６は、その入力信号（Ｄ型フリッ
プフロップ３５の出力）のエッジを検出し、一定時間の
パルスを出力する回路である。パルス発生回路２８は、
その入力がＬレベルまたはＨレベルに固定されている場
合は、パルスを出力しない（Ｌレベル固定）ため、この
状態を同期状態とする。

【００３３】一方、デジタルＰＬＬ回路の同期引込みが
完了していない時点では、入力デジタル信号と抽出クロ
ックの位相は変化するため、Ｄ型フリップフロップ３５
の出力は、ＬレベルとＨレベルとの間で変化する。この
ため、パルス発生回路３６の出力は、Ｈレベルとなり、
この状態を非同期状態とする。上述したように、Ｄ型フ
リップフロップ３５及びパルス発生回路３６により、デ
ジタルＰＬＬ回路の同期検出を行い、同期信号として出
力する。

【００３４】

【発明の効果】以上説明したように本発明は、受信装置
での受信状況（信号対雑音比）に基づき必要最小限の同
期用パターン長を送信装置で設定できるようにすること
により、同期用パターンを最小化し、伝送情報に関する
容量の増大を実現できるとともに、クロック信号を迅速
かつ安定に抽出できるようになるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施の一形態の通信システムの構成を
示すブロック図である。

【図２】図１の通信システムの動作の一例を示すタイミ
ングチャートである。

【図３】デジタルＰＬＬ回路の構成の一例を示すブロッ
ク図である。

【図４】従来のクロック抽出回路の一例を示すブロック
図である。

【図５】従来のクロック抽出回路の別の例を示すブロッ
ク図である。

【符号の説明】

１ 送信装置 ２ 受信装置 ３ 回線 １１ 送信回路 １２ 同期用パターン設定回路 ２１ 受信回路 ２２ デジタルＰＬＬ回路 ２３ 波形整形回路 ２４ 信号対雑音比測定回路 ２５ Ｑ値制御回路 ３１ 基準クロック発振回路 ３２ 位相比較回路 ３３ アップダウン（Ｕ／Ｄ）カウンタ ３４ 分周回路 ３５ Ｄ型フリップフロップ ３６ パルス発生回路

Claims (8)

【特許請求の範囲】
1. 【請求項１】 送信側から伝送されてきた伝送信号を受
   信して変換しデジタル信号として出力する受信回路と、
   前記デジタル信号から前記デジタル信号に同期したクロ
   ック信号を抽出するデジタルＰＬＬ回路とを有するクロ
   ック抽出回路において、 前記受信回路が前記伝送信号の受信レベルに応じた受信
   レベル信号を出力し、 前記デジタルＰＬＬ回路のＱ値を制御するＱ値制御手段
   と、 前記受信レベル信号に基づいて前記伝送信号における信
   号対雑音比を算出し、算出結果に基づいて前記Ｑ値制御
   手段を制御するとともに、算出結果に基づく信号を前記
   送信側に送出する信号対雑音比測定手段と、を有するこ
   とを特徴とするクロック抽出回路。
2. 【請求項２】 前記伝送信号が、伝送すべき伝送情報に
   基づいて変調された高周波信号である請求項１に記載の
   クロック抽出回路。
3. 【請求項３】 前記受信レベル信号が前記デジタルＰＬ
   Ｌ回路に入力し、前記受信レベルが所定のしきい値以下
   の場合には前記デジタルＰＬＬ回路におけるクロック抽
   出処理の動作が停止する、請求項１または２に記載のク
   ロック抽出回路。
4. 【請求項４】 伝送情報を入力として前記伝送情報を伝
   送信号に変換して送出する送信装置と、前記伝送信号を
   受信して前記伝送情報を出力データとして取り出す受信
   装置とを有する通信システムであって、 前記送信装置が、ビットレベルでの同期を確立するため
   のパターンである同期用パターンを前記伝送情報に先立
   つように前記伝送情報に付加し該伝送情報を前記伝送信
   号に変換して送出する送信回路と、前記同期用パターン
   を設定する同期用パターン設定回路とを有し、 前記受信装置が、 前記伝送信号を受信して変換しデジタル信号として出力
   するとともに前記伝送信号の受信レベルに応じた受信レ
   ベル信号を出力する受信回路と、 前記デジタル信号から前記デジタル信号に同期したクロ
   ック信号を抽出するデジタルＰＬＬ回路と、 前記デジタルＰＬＬ回路のＱ値を制御するＱ値制御手段
   と、 前記受信レベル信号に基づいて前記伝送信号における信
   号対雑音比を算出し、算出結果に基づいて前記Ｑ値制御
   手段を制御するとともに、算出結果に基づく信号を前記
   同期用パターン設定回路に向けて送出する信号対雑音比
   測定手段と、を有する、通信システム。
5. 【請求項５】 前記同期用パターン設定回路が、前記信
   号対雑音比が相対的に大きい場合には前記同期用パター
   ンを相対的に短く設定し、前記信号対雑音比が相対的に
   小さい場合には前記同期用パターンを相対的に長く設定
   する、請求項４に記載の通信システム。
6. 【請求項６】 前記伝送信号が、高周波信号である請求
   項４または５に記載の通信システム。
7. 【請求項７】 前記受信レベル信号が前記デジタルＰＬ
   Ｌ回路に入力し、前記受信レベルが所定のしきい値以下
   の場合には前記デジタルＰＬＬ回路におけるクロック抽
   出処理の動作が停止する、請求項４乃至６いずれか１項
   に記載の通信システム。
8. 【請求項８】 伝送情報を入力として前記伝送情報を伝
   送信号に変換して受信側に送出する送信装置において、 ビットレベルでの同期を確立するためのパターンである
   同期用パターンを前記伝送情報に先立つように前記伝送
   情報に付加し該伝送情報を前記伝送信号に変換して送出
   する送信回路と、 前記同期用パターンを設定する同期用パターン設定回路
   とを有し、 前記受信側での信号対雑音比に対する情報を前記受信側
   から受け取り、前記信号対雑音比が相対的に大きい場合
   には前記同期用パターン設定回路が前記同期用パターン
   を相対的に短く設定し、前記信号対雑音比が相対的に小
   さい場合には前記同期用パターン設定回路が前記同期用
   パターンを相対的に長く設定することを特徴とする送信
   装置。