JP2000134189A - クロック抽出回路およびクロック抽出方法 - Google Patents

Abstract

(57)【要約】 【課題】 断続的に情報が伝送されるような通信システ
ムにおいて、伝送可能な情報量の増大を図る。 【解決手段】 送信装置１０の送信回路１１からの高周
波信号を受信する前の初期状態で、Ｑ値制御回路２５に
対して制御を行い、デジタルＰＬＬ回路２２のＱ値を低
値に設定して、デジタルＰＬＬ回路２２の同期引込みを
迅速に行なう。同期引込みが完了した時点で、デジタル
ＰＬＬ回路２２から同期信号をＱ値制御回路２５に出力
し、Ｑ値制御回路２５からのＱ値制御信号を高値に設定
して、デジタルＰＬＬ回路２２のＱ値を高くし、デジタ
ルＰＬＬ回路２２の同期保持能力を向上させる。一方、
情報の受信中において、回線品質測定回路２４で測定し
た回線品質が悪い場合には、同期用パターン設定回路１
２に対して同期用パターンを長くするように制御し、同
期引込みを確実に行なう。回線品質が良い場合には、同
期用パターン設定回路１２に対して同期用パターンを短
くするように制御し、同期引込みを迅速に行なう。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック抽出回路
およびクロック抽出方法に関し、特に、断続的に情報が
伝送されるような通信システムにおいて、伝送可能な情
報量の増大を図ったデジタルＰＬＬ回路構成のクロック
抽出回路およびクロック抽出方法に関する。

【０００２】

【従来の技術】従来、デジタルＰＬＬ回路に対して制御
を行い、同期引込み時間の短縮および同期保持能力の向
上を図ったクロック抽出回路として、例えば、特開平８
−８４１３７号公報および特開平７−３０７７２９号公
報に開示されたクロック抽出回路がある。

【０００３】図４は、特開平８−８４１３７号公報に開
示されたクロック抽出回路の構成を示す図である。この
クロック抽出回路は、設定値に基づいた分周比に従って
基準クロックを分周するプログラマブルデバイダを内蔵
し、入力データと再生クロックとの位相を比較してその
位相ずれに基づいて入力データに対して分周された基準
クロックの追加・削除を行なって再生クロックを位相補
正して同期引き込みを行なうデジタルＰＬＬ４１と、デ
ジタルＰＬＬ４１で再生されたクロックで受信データの
復号を行なう復号器４２と、バースト受信データの先頭
を検出するデータ検出回路４３と、データ検出回路４３
の出力に基づいてデジタルＰＬＬ４１のプログラマブル
デバイダの設定制御により分周比設定値の制御を行なう
プログラマブルデバイダ制御回路４４とから構成されて
いる。

【０００４】このクロック抽出回路では、ビット同期パ
ターン部および情報ビット部から構成されるバーストデ
ータの先頭を検出するデータ検出回路４３と、このデー
タ検出回路４３の出力によりビット同期パターン部の入
力中はデジタルＰＬＬ４１のプログラマブルデバイダの
設定値を小さくし、ビット同期パターン部に続いて入力
される情報ビット部ではデジタルＰＬＬ４１のプログラ
マブルデバイダの設定値を大きくするプログラマブルデ
バイダ制御回路４４とにより、バーストデータの先頭部
分で素早く同期を引込み、その後の情報ビット部では同
期が外れにくくするクロック抽出回路を実現している。

【０００５】図５は、特開平７−３０７７２９号公報に
開示されたクロック抽出回路の構成を示す図である。こ
のクロック抽出回路は、入力デジタル信号を受けて抽出
クロック信号を発生するデジタルＰＬＬ回路５１と、入
力デジタル信号を受けて特定の同期パターンを検出して
パターン信号を出力する同期用パターン検出回路５２
と、同期用パターン検出回路５２の検出パターン信号を
受けてから一定時間だけ出力信号がＯＮとなるタイマ回
路５３と、入力デジタル信号を受けて伝送情報の有無を
判定して伝送情報が有る場合に伝送情報有信号を出力す
る伝送情報判定回路５４と、デジタルＰＬＬ回路５１の
Ｑ値を制御するＱ値制御回路５５と、タイマ回路５３の
出力信号がＯＮである間に伝送情報判定回路５４から伝
送情報有信号を受けた後にこの伝送情報有信号が無くな
った時に第１のリセット信号を発生してＱ値制御回路５
５に与えタイマ回路５３の出力信号がＯＮである間に伝
送情報判定回路５４から伝送情報有信号を受けない時に
第２のリセット信号を発生してＱ値制御回路５５に与え
るリセット信号発生回路５６と、デジタルＰＬＬ回路５
１で抽出された抽出クロック信号に基づき入力デジタル
信号を波形整形して出力デジタル信号を出力する波形整
形回路５７とから構成されている。

【０００６】このクロック抽出回路では、同期用パター
ン検出回路５２は、入力デジタル信号を受けて特定の同
期用パターンを検出してパターン検出信号を出力する。
このパターン検出信号を受けたデジタルＰＬＬ回路５１
のＱ値は、Ｑ値制御回路５５により低値から高値に切換
えられる。リセット信号発生回路５６は、タイマ回路５
３の出力信号がＯＮである間に伝送情報判定回路５４か
ら伝送情報有信号を受けた後に、この伝送情報有信号が
無くなった時に第１のリセット信号を発生してＱ値制御
回路５５に与えるため、Ｑ値制御回路５５はデジタルＰ
ＬＬ回路５１のＱ値を高値から低値に切り換える。この
ことにより、同期用パターンを検出するまではデジタル
ＰＬＬ回路５１のＱ値を低くして同期引込み時間を短縮
させ、かつ、同期用パターンを検出したときにはＱ値を
高くして同期保持能力を向上させている。

【０００７】

【発明が解決しようとする課題】しかしながら、特開平
８−８４１３７号公報および特開平７−３０７７２９号
公報に開示された従来のクロック抽出回路によれば、伝
送される信号に固定長の同期用パターンを付与し制御に
用いているが、通信回線の回線品質によっては、この同
期用パターンの長さを固定することによる弊害があっ
た。即ち、通信回線の回線品質が良い場合には、入力さ
れるデジタル信号のジッタは少ないため、短い同期用パ
ターンでクロック抽出が可能であるが、通信回線の回線
品質が悪い場合には、入力されるデジタル信号にジッタ
が多く含まれるため、長い同期用パターンを必要とす
る。このジッタが多い場合に対応するため、従来のクロ
ック抽出回路では、長い同期用パターンを使用してい
た。ところが、この長い同期用パターンを固定長の同期
用パターンとして使用すると、通信回線の回線品質が良
い場合でもクロック抽出に時間を要し、伝送可能な情報
量が低下してしまうという問題があった。

【０００８】従って、本発明の目的は、断続的に情報が
伝送されるような通信システムにおいて、必要最小限の
同期用パターンを使用することにより、伝送可能な情報
量の増大を図ることができるクロック抽出回路およびク
ロック抽出方法を提供することにある。

【０００９】

【課題を解決するための手段】本発明は、上記の目的を
達成するため、断続的に情報を伝送する通信システムに
適用されるクロック抽出回路であって、伝送情報信号を
入力し高周波信号に変換して出力する送信手段と、高周
波信号に所定長の同期用パターンを設定する同期用パタ
ーン設定手段と、送信された高周波信号を周波数変換し
てデジタル信号を出力する受信手段と、デジタル信号に
同期したクロック信号を抽出して抽出クロック信号を出
力するデジタルＰＬＬ回路と、抽出クロック信号に基づ
いてデジタル信号を波形整形して出力デジタル信号を出
力する波形整形手段と、出力デジタル信号および抽出ク
ロック信号を入力して回線品質を測定する回線品質測定
手段と、デジタルＰＬＬ回路のＱ値を制御するＱ値制御
手段と、を有し、回線品質測定手段は、回線品質の測定
の結果を同期用パターン設定手段に出力して同期用パタ
ーンを制御することを特徴とするクロック抽出回路を提
供するものである。

【００１０】以上の構成において、回線品質測定手段
は、同期用パターン設定手段に対して、回線品質が良い
場合には同期用パターンを短く設定し、回線品質が悪い
場合には同期用パターンを長く設定するように制御する
ことが望ましい。

【００１１】また、Ｑ値制御手段は、高周波信号が受信
手段に入力される前にデジタルＰＬＬ回路のＱ値を低値
に設定することが望ましく、高周波信号が受信手段に入
力された後で同期引き込みが完了したとき、デジタルＰ
ＬＬ回路から出力される同期信号に基づいてデジタルＰ
ＬＬ回路のＱ値を高値に設定することが望ましい。

【００１２】また、本発明は、上記の目的を達成するた
め、断続的に情報を伝送する通信システムに適用される
クロック抽出方法であって、伝送情報信号を入力し高周
波信号に変換して送信手段から送信する送信工程と、送
信される高周波信号に所定長の同期用パターンを同期用
パターン設定手段により設定する同期用パターン設定工
程と、送信された高周波信号を受信手段で受信し周波数
変換してデジタル信号を出力する受信工程と、デジタル
信号に同期したクロック信号をデジタルＰＬＬ回路で抽
出して抽出クロック信号を出力するクロック信号抽出工
程と、抽出クロック信号に基づいてデジタル信号を波形
整形回路で波形整形して出力デジタル信号を出力する波
形整形工程と、出力デジタル信号および抽出クロック信
号を入力して回線品質測定手段により回線品質を測定す
る回線品質測定工程と、デジタルＰＬＬ回路のＱ値をＱ
値制御手段により制御するＱ値制御工程と、を有し、回
線品質測定工程では、回線品質の測定の結果に基づいて
同期用パターン設定手段が設定する同期用パターンの長
さを制御することを特徴とするクロック抽出方法を提供
するものである。

【００１３】以上の構成において、回線品質測定工程で
は、回線品質が良い場合には同期用パターンを短く設定
し、回線品質が悪い場合には同期用パターンを長く設定
するように制御することが望ましい。

【００１４】また、Ｑ値制御工程では、高周波信号が受
信手段に入力される前にデジタルＰＬＬ回路のＱ値を低
値に設定することが望ましく、高周波信号が受信手段に
入力された後で同期引き込みが完了したとき、デジタル
ＰＬＬ回路から出力される同期信号に基づいてデジタル
ＰＬＬ回路のＱ値を高値に設定することが望ましい。

【００１５】

【発明の実施の形態】以下、添付図面を参照しながら、
本発明の実施の形態を詳細に説明する。

【００１６】図１は、本発明の実施の形態によるクロッ
ク抽出回路の構成を示すブロック図である。図に示すよ
うに、このクロック抽出回路は、送信装置１０と受信装
置２０とから構成されている。

【００１７】送信装置１０は、更に、伝送情報信号を入
力し変調処理および周波数変換処理を行い高周波信号に
変換し出力する送信回路１１と、受信装置２０からの制
御信号により同期用パターン長を設定する同期用パター
ン設定回路１２とから構成されている。

【００１８】一方、受信装置２０は、更に、高周波信号
を入力し周波数変換処理および復調処理を行いデジタル
信号を出力する受信回路２１と、受信回路２１から出力
されるデジタル信号からクロック成分を抽出して抽出ク
ロック信号を出力するデジタルＰＬＬ回路２２と、デジ
タルＰＬＬ回路２２で抽出された抽出クロック信号に基
づき受信回路２１から出力されるデジタル信号を波形整
形して出力する波形整形回路２３と、波形整形回路２３
から出力される出力デジタル信号およびデジタルＰＬＬ
回路２２で抽出された抽出クロック信号を入力して回線
品質を測定し送信装置１０の同期用パターン設定回路１
２に回線品質を出力する回線品質測定回路２４と、デジ
タルＰＬＬ回路２２のＱ値を制御するＱ値制御回路２５
とから構成されている。

【００１９】以上の構成において、デジタルＰＬＬ回路
２２のＱ値の制御およびデジタルＰＬＬ回路２２の同期
引込み処理を効率的に行なうために、以下の機能が付加
されている。

【００２０】即ち、まず、送信装置１０の送信回路１１
からの高周波信号を受信する前の初期状態で、Ｑ値制御
回路２５に対して制御を行い、デジタルＰＬＬ回路２２
のＱ値を低値に設定して、情報を受信した時の同期引込
み時間を短縮するようにしている。このようにＱ値を低
値に初期設定することにより、受信回路２１で送信装置
１０の送信回路１１からの高周波信号を受信した時、デ
ジタルＰＬＬ回路２２の同期引込みが迅速に行なわれ
る。

【００２１】次に、同期引込み後、一定時間が経過し、
デジタルＰＬＬ回路２２の同期引込みが完了した時点
で、デジタルＰＬＬ回路２２から同期信号をＱ値制御回
路２５に出力し、Ｑ値制御回路２５からのＱ値制御信号
を高値に設定して、デジタルＰＬＬ回路２２のＱ値を高
くするようにしている。これにより、デジタルＰＬＬ回
路２２の同期保持能力が向上する。

【００２２】そして、情報の受信中においては、受信状
態に応じて同期用パターンを制御するようにしている。
即ち、回線品質測定回路２４で測定した回線品質が悪い
場合には、受信状態が悪く、デジタル信号にジッタが多
く含まれるため、同期用パターンを長くし、同期引込み
を確実に行なう。この場合には、送信装置１０の送信回
路１１から出力する高周波信号の同期用パターンを長く
するように、送信装置１０の同期用パターン設定回路１
２に対して回線品質測定回路２４から制御を行なう。

【００２３】一方、回線品質測定回路２４で測定した回
線品質が良い場合には、受信状態が良く、デジタル信号
のジッタが少ないため、短時間で同期確立を行なうこと
ができる。このため、同期用パターンを短くし、同期引
込みを迅速に行なう。この場合には、送信装置１０の送
信回路１１から出力する高周波信号の同期用パターンを
短くするように、送信装置１０の同期用パターン設定回
路１２に対して回線品質測定回路２４から制御を行な
う。

【００２４】以上の処理により、同期用パターン長を必
要最小限とすることが可能となり、効率的な情報伝送を
行なうことが可能となる。

【００２５】図２は、図１に示したクロック抽出回路の
動作を示すタイミングチャートである。送信装置１０の
送信回路１１から出力される高周波信号が図２（ａ）に
示すような場合、受信装置２０の受信回路２１に高周波
信号が入力される以前は、受信回路２１の出力であるデ
ジタル信号には空間ノイズが出力される。その後、受信
回路２１が高周波信号を受信した時点で、デジタル信号
には同期用パターンおよび伝送情報が出力され、クロッ
ク抽出処理が開始される。この時点では、デジタルＰＬ
Ｌ回路２２のＱ値は、低値に設定されており、迅速なク
ロック抽出（同期引込み）が行われる。

【００２６】同期用パターンの入力中は、デジタルＰＬ
Ｌ回路２２において同期引込みが行われ、図２（ｂ）に
示すように、一定時間が経過した後に、デジタルＰＬＬ
回路２２の同期引込みが完了し、デジタルＰＬＬ回路２
２からＱ値制御回路２５に対して、図２（ｃ）に示すよ
うに、同期信号が出力される。同期信号を受けたＱ値制
御回路２５では、図２（ｄ）に示すように、デジタルＰ
ＬＬ回路２２のＱ値を高値に設定する。このことによ
り、入力デジタル信号のジッタやパターンの偏りに影響
されにくい安定したクロック抽出を行なうことができ
る。

【００２７】図３は、デジタルＰＬＬ回路２２の一例を
示す図である。以下、この図３を用いてデジタルＰＬＬ
回路２２のＱ値制御について簡単に説明する。

【００２８】このデジタルＰＬＬ回路としては、一般に
は１チップの汎用ＩＣとして市販されている回路を用い
ることができる。例えば、「ＣＤ７４ＨＣ２９７Ｅ」
（ハリス社製：ＨＡＲＲＩＳ社製）では、そのＱ値をＩ
Ｃの外部から設定できるようになされている。図３で
は、それをＱ値制御信号として示している。このＱ値制
御信号は、図１のＱ値制御回路２５の出力に相当する。

【００２９】図において、位相比較回路３１は、入力デ
ジタル信号と抽出クロックとの位相を比較し、その差分
を求めて位相誤差信号として出力する。

【００３０】Ｕ／Ｄ（Up／Down）カウンタ３２は、基準
クロック発生回路３４からのクロックをアップ／ダウン
カウントするものであり、このアップ／ダウンの切換は
位相比較回路３１からの位相誤差信号により行われる。
このＵ／Ｄカウンタ３２の値が一定範囲を上回る又は下
回る毎に、分周回路３３に対して制御信号が出力され
る。このＵ／Ｄカウンタ３２の一定範囲は、Ｑ値制御信
号により制御される。

【００３１】分周回路３３では、基準クロック発生回路
３４からのクロックを分周し、入力デジタル信号と同一
周波数の抽出クロックを発生する。この分周動作時に、
Ｕ／Ｄカウンタ３２から入力される制御信号により、出
力する抽出クロックの位相を変化させるもので、制御信
号に応じて抽出クロックのパルス数を±１にするように
なっている。

【００３２】以上より、デジタルＰＬＬ回路２２へ入力
されるＱ値制御信号が低値の場合、Ｕ／Ｄカウンタ３２
における一定範囲を小さくし、分周回路３３への制御信
号を頻繁に発生させる。それにより、抽出クロックの位
相変化を発生し易くして、デジタルＰＬＬ回路２２の同
期引込みを容易にする。また、デジタルＰＬＬ回路２２
へ入力されるＱ値制御信号が高値の場合には、Ｕ／Ｄカ
ウンタ３２における一定範囲を大きくし、制御信号の発
生を抑制させる。それにより、抽出クロックの位相変化
を発生しにくくして、デジタルＰＬＬ回路２２の同期保
持能力を向上させる。

【００３３】Ｄ−ＦＦ（D type - Flip Flop：Ｄタイプ
−フリップフロップ）３５およびパルス発生回路３６
は、デジタルＰＬＬ回路２２の同期検出（同期引込みの
判定）を行なう。デジタルＰＬＬ回路２２の同期引込み
が完了した時点では、入力デジタル信号と抽出クロック
は同一の周波数で位相がずれた信号となる。このため、
Ｄ−ＦＦ３５の出力であるＱ端子は、Ｌレベル又はＨレ
ベルの固定値となる。パルス発生回路３６は、入力信号
のエッジを検出し一定時間パルスを出力する回路であ
り、入力がＬレベル又はＨレベルの固定値の場合は、パ
ルスを出力しない（Ｌレベル固定）ため、この状態を同
期状態とする。

【００３４】一方、デジタルＰＬＬ回路２２の同期引込
みが完了していない時点では、入力デジタル信号と抽出
クロックの位相は変化するので、Ｄ−ＦＦ３５の出力
は、ＬレベルとＨレベルに変化する。このため、パルス
発生回路３６の出力は、Ｈレベルとなり、この状態を非
同期状態とする。このように、Ｄ−ＦＦ３５およびパル
ス発生回路３６により、デジタルＰＬＬ回路２２の同期
検出を行い、Ｑ値制御回路２５への同期信号として出力
する。

【００３５】なお、このＱ値制御については、例えば、
特開平３−９７３１８号公報等に開示されるような周知
の技術を用いることも可能である。

【００３６】以上に述べたように、本実施の形態による
クロック抽出回路では、初期状態（情報を受信していな
い状態）で、デジタルＰＬＬ回路のＱ値を低くしてお
き、情報受信後の同期引込み時間を短縮させ、情報を受
信した時から一定時間が経過しデジタルＰＬＬ回路の同
期引込みが完了した時点で、デジタルＰＬＬ回路のＱ値
を高くし、同期保持能力を向上させるようにしている。
そして、情報の受信中で受信状態が悪い場合（回線品質
が悪い場合）には、同期用パターンを長くし、同期引込
みを確実に行ない、受信状態が良い場合（回線品質が良
い場合）には、同期用パターンを短くし、同期引込みを
迅速に行なうようにしている。これにより、同期用パタ
ーン長を短縮することが可能となり、より多い情報量が
伝送可能となる。

【００３７】

【発明の効果】以上説明したとおり、本発明のクロック
抽出回路によれば、伝送情報信号を入力し高周波信号に
変換して出力する送信手段と、高周波信号に所定長の同
期用パターンを設定する同期用パターン設定手段と、送
信された高周波信号を周波数変換してデジタル信号を出
力する受信手段と、デジタル信号に同期したクロック信
号を抽出して抽出クロック信号を出力するデジタルＰＬ
Ｌ回路と、抽出クロック信号に基づいてデジタル信号を
波形整形して出力デジタル信号を出力する波形整形手段
と、出力デジタル信号および抽出クロック信号を入力し
て回線品質を測定する回線品質測定手段と、デジタルＰ
ＬＬ回路のＱ値を制御するＱ値制御手段と、を有し、回
線品質測定手段は、回線品質の測定の結果を同期用パタ
ーン設定手段に出力して同期用パターンを制御するよう
にしたので、また、本発明のクロック抽出方法によれ
ば、伝送情報信号を入力し高周波信号に変換して送信手
段から送信する送信工程と、送信される高周波信号に所
定長の同期用パターンを同期用パターン設定手段により
設定する同期用パターン設定工程と、送信された高周波
信号を受信手段で受信し周波数変換してデジタル信号を
出力する受信工程と、デジタル信号に同期したクロック
信号をデジタルＰＬＬ回路で抽出して抽出クロック信号
を出力するクロック信号抽出工程と、抽出クロック信号
に基づいてデジタル信号を波形整形回路で波形整形して
出力デジタル信号を出力する波形整形工程と、出力デジ
タル信号および抽出クロック信号を入力して回線品質測
定手段により回線品質を測定する回線品質測定工程と、
デジタルＰＬＬ回路のＱ値をＱ値制御手段により制御す
るＱ値制御工程と、を有し、回線品質測定工程では、回
線品質の測定の結果に基づいて同期用パターン設定手段
が設定する同期用パターンの長さを制御するようにした
ので、必要最小限の同期用パターンが使用でき、その結
果、伝送可能な情報量の増大を図ることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態によるクロック抽出回路の
構成を示すブロック図である。

【図２】本発明の実施の形態によるクロック抽出回路の
動作を示すタイミングチャートである。

【図３】一例としてのデジタルＰＬＬ回路の構成を示す
ブロック図である。

【図４】従来のクロック抽出回路の構成を示すブロック
図である。

【図５】従来のクロック抽出回路の構成を示すブロック
図である。

【符号の説明】

１０ 送信装置 １１ 送信回路 １２ 同期用パターン設定回路 ２０ 受信装置 ２１ 受信回路 ２２ デジタルＰＬＬ回路 ２３ 波形整形回路 ２４ 回線品質測定回路 ２５ Ｑ値制御回路 ３１ 位相比較回路 ３２ Ｕ／Ｄカウンタ ３３ 分周回路 ３４ 基準クロック発振回路 ３５ Ｄ−ＦＦ ３６ パルス発生回路

Claims (8)

【特許請求の範囲】
1. 【請求項１】 断続的に情報を伝送する通信システムに
   適用されるクロック抽出回路であって、 伝送情報信号を入力し高周波信号に変換して出力する送
   信手段と、 前記高周波信号に所定長の同期用パターンを設定する同
   期用パターン設定手段と、 前記送信された前記高周波信号を周波数変換してデジタ
   ル信号を出力する受信手段と、 前記デジタル信号に同期したクロック信号を抽出して抽
   出クロック信号を出力するデジタルＰＬＬ回路と、 前記抽出クロック信号に基づいて前記デジタル信号を波
   形整形して出力デジタル信号を出力する波形整形手段
   と、 前記出力デジタル信号および前記抽出クロック信号を入
   力して回線品質を測定する回線品質測定手段と、 前記デジタルＰＬＬ回路のＱ値を制御するＱ値制御手段
   と、を有し、 前記回線品質測定手段は、前記回線品質の測定の結果を
   前記同期用パターン設定手段に出力して前記同期用パタ
   ーンを制御することを特徴とするクロック抽出回路。
2. 【請求項２】 前記回線品質測定手段は、前記同期用パ
   ターン設定手段に対して、前記回線品質が良い場合には
   前記同期用パターンを短く設定し、前記回線品質が悪い
   場合には前記同期用パターンを長く設定するように制御
   することを特徴とする請求項１に記載のクロック抽出回
   路。
3. 【請求項３】 前記Ｑ値制御手段は、前記高周波信号が
   前記受信手段に入力される前に前記デジタルＰＬＬ回路
   の前記Ｑ値を低値に設定することを特徴とする請求項１
   に記載のクロック抽出回路。
4. 【請求項４】 前記Ｑ値制御手段は、前記高周波信号が
   前記受信手段に入力された後で同期引き込みが完了した
   とき、前記デジタルＰＬＬ回路から出力される同期信号
   に基づいて前記デジタルＰＬＬ回路のＱ値を高値に設定
   することを特徴とする請求項１または３に記載のクロッ
   ク抽出回路。
5. 【請求項５】 断続的に情報を伝送する通信システムに
   適用されるクロック抽出方法であって、 伝送情報信号を入力し高周波信号に変換して送信手段か
   ら送信する送信工程と、 前記送信される前記高周波信号に所定長の同期用パター
   ンを同期用パターン設定手段により設定する同期用パタ
   ーン設定工程と、 前記送信された前記高周波信号を受信手段で受信し周波
   数変換してデジタル信号を出力する受信工程と、 前記デジタル信号に同期したクロック信号をデジタルＰ
   ＬＬ回路で抽出して抽出クロック信号を出力するクロッ
   ク信号抽出工程と、 前記抽出クロック信号に基づいて前記デジタル信号を波
   形整形回路で波形整形して出力デジタル信号を出力する
   波形整形工程と、 前記出力デジタル信号および前記抽出クロック信号を入
   力して回線品質測定手段により回線品質を測定する回線
   品質測定工程と、 前記デジタルＰＬＬ回路のＱ値をＱ値制御手段により制
   御するＱ値制御工程と、を有し、 前記回線品質測定工程では、前記回線品質の測定の結果
   に基づいて前記同期用パターン設定手段が設定する前記
   同期用パターンの長さを制御することを特徴とするクロ
   ック抽出方法。
6. 【請求項６】 前記回線品質測定工程では、前記回線品
   質が良い場合には前記同期用パターンを短く設定し、前
   記回線品質が悪い場合には前記同期用パターンを長く設
   定するように制御することを特徴とする請求項５に記載
   のクロック抽出方法。
7. 【請求項７】 前記Ｑ値制御工程では、前記高周波信号
   が前記受信手段に入力される前に前記デジタルＰＬＬ回
   路の前記Ｑ値を低値に設定することを特徴とする請求項
   ５に記載のクロック抽出方法。
8. 【請求項８】 前記Ｑ値制御工程では、前記高周波信号
   が前記受信手段に入力された後で同期引き込みが完了し
   たとき、前記デジタルＰＬＬ回路から出力される同期信
   号に基づいて前記デジタルＰＬＬ回路のＱ値を高値に設
   定することを特徴とする請求項５または７に記載のクロ
   ック抽出方法。