JPS6198038A - 同期検出方式 - Google Patents
同期検出方式Info
- Publication number
- JPS6198038A JPS6198038A JP59218207A JP21820784A JPS6198038A JP S6198038 A JPS6198038 A JP S6198038A JP 59218207 A JP59218207 A JP 59218207A JP 21820784 A JP21820784 A JP 21820784A JP S6198038 A JPS6198038 A JP S6198038A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- received data
- circuit
- phase difference
- received
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、伝送処理機能を有する装置において、送信側
と受信側の同期をとるための同期検出方式％式％ ［発明の技術的背景］ 一般に送信側と受信側の同期をとる方法として、非同期
式（調歩同期式）と同期式がある。
と受信側の同期をとるための同期検出方式％式％ ［発明の技術的背景］ 一般に送信側と受信側の同期をとる方法として、非同期
式（調歩同期式）と同期式がある。
非同期式は、受信データの開始パターン（スタートフラ
グ）を検出し、その後、次のスタートフラグが検出され
るまで受信側のクロックで受信する方式である。
グ）を検出し、その後、次のスタートフラグが検出され
るまで受信側のクロックで受信する方式である。
一方、同期式は、送信側より送られてくるクロック情報
を受信クロックとする方法である。ジッタが問題となる
場合は、一般にフェーズロックループ（ＰＬＬ）を使用
した同期式が用いられている。
を受信クロックとする方法である。ジッタが問題となる
場合は、一般にフェーズロックループ（ＰＬＬ）を使用
した同期式が用いられている。
ＰＬＬを使用した同期検出回路の構成の一例を第４図に
示す。
示す。
ここで復調器１は、送信側から送られてくる信号を復調
し、受信データとして復号化回路２と位相比較回路３に
送る。位相比較回路３は、クロック作成回路５から出力
される受信クロックと、受信データの位相を比較し、受
信クロックが受信データよりも位相が進んでいるか、遅
れているかを表す信号をフィルタ４へ出力する。位相の
進み遅れの考え方は多様であるが、ここでは第５図に示
す様に受信データのビットの変り目から本来のビット長
の１７２のところに受信クロックが出力される場合は１
位相差零、受信クロックの出力がそれよりも早いか、遅
いかで位相の進み遅れを判定する。
し、受信データとして復号化回路２と位相比較回路３に
送る。位相比較回路３は、クロック作成回路５から出力
される受信クロックと、受信データの位相を比較し、受
信クロックが受信データよりも位相が進んでいるか、遅
れているかを表す信号をフィルタ４へ出力する。位相の
進み遅れの考え方は多様であるが、ここでは第５図に示
す様に受信データのビットの変り目から本来のビット長
の１７２のところに受信クロックが出力される場合は１
位相差零、受信クロックの出力がそれよりも早いか、遅
いかで位相の進み遅れを判定する。
フィルタ４は位相比較回路３から、例えば位相が進んで
いるという信号を二回連続して受信したら、位相修正の
出力を出す回路である。
いるという信号を二回連続して受信したら、位相修正の
出力を出す回路である。
クロック作成回路５は、フィルタ４からの出力に応じて
、受信クロックの出力タイミングを微調整する回路であ
る。これはカウンタを内蔵し、フィルタ４からの出力が
ないときは、例えば３２回基本クロックをカウントした
ら、１個のクロックパルスを出力し、カウンタをリセッ
トするという動作をしていて、フィルタ４から受信クロ
ックの位相が遅れているという信号を受けたとぎは、３
１回のカウントでクロックパルスを出力し、受信クロッ
クの位相が進んでいるという信号を受けた時は、３３回
カウントしてからクロックパルスを出力するという動作
をする。
、受信クロックの出力タイミングを微調整する回路であ
る。これはカウンタを内蔵し、フィルタ４からの出力が
ないときは、例えば３２回基本クロックをカウントした
ら、１個のクロックパルスを出力し、カウンタをリセッ
トするという動作をしていて、フィルタ４から受信クロ
ックの位相が遅れているという信号を受けたとぎは、３
１回のカウントでクロックパルスを出力し、受信クロッ
クの位相が進んでいるという信号を受けた時は、３３回
カウントしてからクロックパルスを出力するという動作
をする。
復号化回路２は、クロック作成回路５から出力される受
信クロックにより、受信データをサンプリングしてＮＲ
２等長符号を出力する。
信クロックにより、受信データをサンプリングしてＮＲ
２等長符号を出力する。
ＰＬＬを使用した受信回路は、以上述べた流れに従って
受信処理を行なっている。
受信処理を行なっている。
［背景技術の問題点］
上記したＰＬＬは、常に受信クロックを微調整しながら
送信側と、受信側の同期を保つものであるから、伝送回
線の切替わり等により、受信データの位相が大きくずれ
た場合は、その位相のずれのに追従できず、同期はずれ
を起す可能性があった。
送信側と、受信側の同期を保つものであるから、伝送回
線の切替わり等により、受信データの位相が大きくずれ
た場合は、その位相のずれのに追従できず、同期はずれ
を起す可能性があった。
［発明の目的コ
本発明は上記問題点を解決するためになされたものであ
り、受信データの位相が大きく変化しても同期はずれを
起さず、又、従来よりも早い引き込み時間で同期状態に
はいる同期検出方式を提供することを目的としている。
り、受信データの位相が大きく変化しても同期はずれを
起さず、又、従来よりも早い引き込み時間で同期状態に
はいる同期検出方式を提供することを目的としている。
［発明の概要］
本発明では、位相比較回路の前に受信データの符号変化
点を検出する機能と、ノイズ除去機能を持つ回路を設け
、又、位相比較回路に従来の機能に加え、受信クロック
から受信データの符号変化点までの時間を測定する機能
を設けることにより、受信クロックと受信データとの位
相差を常時監視し、その位相差が基準値を超えた場合は
、クロック作成回路を初期化して位相差を零にしようと
するものである。
点を検出する機能と、ノイズ除去機能を持つ回路を設け
、又、位相比較回路に従来の機能に加え、受信クロック
から受信データの符号変化点までの時間を測定する機能
を設けることにより、受信クロックと受信データとの位
相差を常時監視し、その位相差が基準値を超えた場合は
、クロック作成回路を初期化して位相差を零にしようと
するものである。
［発明の実施例］
以下、本発明を第１図に示す実施例に基づいて説明づる
。本発明ではＰＬＬの分解能を１７３２とする。
。本発明ではＰＬＬの分解能を１７３２とする。
構成は復調器１、復号化回路２、符号変化点検出回路１
０、位相比較回路１３、フィルタ４、クロック作成回路
１５より成る。
０、位相比較回路１３、フィルタ４、クロック作成回路
１５より成る。
復調器１から出力された受信データは、復号化回路２と
符号変化点検出回路１０に入力される。符号変化点検出
回路１０では、符号の変化を検出すると、微小時間後に
受信データをサンプリングし、符号の変化がノイズによ
る一時的なものか、それとも真にデータの変化によるも
のかを判別し、データの変化の場合は、位相比較回路１
３へ信号を出力する。
符号変化点検出回路１０に入力される。符号変化点検出
回路１０では、符号の変化を検出すると、微小時間後に
受信データをサンプリングし、符号の変化がノイズによ
る一時的なものか、それとも真にデータの変化によるも
のかを判別し、データの変化の場合は、位相比較回路１
３へ信号を出力する。
位相比較回路１３は、カウンタを内蔵し、受信クロック
を入力することによりカウンタはリセットされ、その後
、符号変化点検出回路１０からの信号を受信するまで、
基本クロックにより１ずつ加算される。符号変化点検出
回路１０からの信号を受けた時のカウントの値をαとす
ると、第２図に示す様に受信データと受信クロックの位
相差は、ｌα−１６１であるから、この位相差を基準値
βと比較しその大小関係により以下の（１）、あるいは
（２）の処理を行なう。ここでβは、β／３２が伝送路
ひずみとモデムのひずみの和よりも多少大きくなるよう
にとる。
を入力することによりカウンタはリセットされ、その後
、符号変化点検出回路１０からの信号を受信するまで、
基本クロックにより１ずつ加算される。符号変化点検出
回路１０からの信号を受けた時のカウントの値をαとす
ると、第２図に示す様に受信データと受信クロックの位
相差は、ｌα−１６１であるから、この位相差を基準値
βと比較しその大小関係により以下の（１）、あるいは
（２）の処理を行なう。ここでβは、β／３２が伝送路
ひずみとモデムのひずみの和よりも多少大きくなるよう
にとる。
例えば、モデムのひずみを１５％、伝送路のひずみを１
０％とした場合、β＝１０とする。この理由は、受信デ
ータがジッタにより位相ずれを起す範囲ならば、従来の
ＰＬＬ処理を行なうためである。
０％とした場合、β＝１０とする。この理由は、受信デ
ータがジッタにより位相ずれを起す範囲ならば、従来の
ＰＬＬ処理を行なうためである。
（１）１α−１６１２βの時
位相比較回路１３は、クロック作成回路１５のカウンタ
を初期化するための信号を出力する。
を初期化するための信号を出力する。
クロック作成回路１５は、カウンタを初期値１１にセッ
トし、そこからカウントを続ける。カウンタの値が３２
になると、クロックパルスを出力する。第３図にタイム
チャートを示す。
トし、そこからカウントを続ける。カウンタの値が３２
になると、クロックパルスを出力する。第３図にタイム
チャートを示す。
（２）１α−１６１〈βの時
前述した従来のＰＬＬ処理を行なう。
［発明の効果］
以上説明した如く、本発明によれば受信データの位相ず
れがジッタの範囲内ならば、従来のＰＬＬ処理を行ない
、位相ずれがジッタの範囲を超えてずれた場合は、その
受信データに同期して受信クロックを発生するよう構成
したので、同期はずれを起さず、かつ、従来よりも早く
同期状態にはいることのできる同期検出方式を提供でき
る。
れがジッタの範囲内ならば、従来のＰＬＬ処理を行ない
、位相ずれがジッタの範囲を超えてずれた場合は、その
受信データに同期して受信クロックを発生するよう構成
したので、同期はずれを起さず、かつ、従来よりも早く
同期状態にはいることのできる同期検出方式を提供でき
る。
第１図は本発明による同期検出方式を説明する受信回路
の一実施例構成図、第２図は位相比較回路のカウンタの
動作を表すタイムチャート、第３図は本発明の方式によ
る回線切替時の位相比較回路のカウンタと、クロック作
成回路のカウンタの動作を表すタイムチャート、第４図
は従来の受信回路の構成図、第５図は受信データと受信
クロックの位相差の進み、遅れを説明する図である。 １・・・復調器 ２・・・復号化回路３．
１３・・・位相比較回路 ４・・・フィルタ５．１
５・・・クロック作成回路 ６・・・ＰＬＬ１０・・・
符号変化点検出回路 （７３１７）代理人 弁理士 則近憲佑（他１名） 第２図 方弘り刀ワンタ 第３図 第４図
の一実施例構成図、第２図は位相比較回路のカウンタの
動作を表すタイムチャート、第３図は本発明の方式によ
る回線切替時の位相比較回路のカウンタと、クロック作
成回路のカウンタの動作を表すタイムチャート、第４図
は従来の受信回路の構成図、第５図は受信データと受信
クロックの位相差の進み、遅れを説明する図である。 １・・・復調器 ２・・・復号化回路３．
１３・・・位相比較回路 ４・・・フィルタ５．１
５・・・クロック作成回路 ６・・・ＰＬＬ１０・・・
符号変化点検出回路 （７３１７）代理人 弁理士 則近憲佑（他１名） 第２図 方弘り刀ワンタ 第３図 第４図
Claims (1)
- 復調器を通った受信データとフェーズロックループ（Ｐ
ＬＬ）による受信クロックとの位相差に応じて受信デー
タの位相修正を行なう同期検出方式において、受信デー
タをサンプリングするための受信クロックの変化点から
その後の受信データの符号変化点までの時間を測定する
ことにより受信クロックと受信データとの位相差を常時
監視し、前記位相差が予め定めた基準値よりも小さい時
は、ＰＬＬの動作を継続し、前記位相差が前記基準値よ
りも大きい時は、ＰＬＬを初期化して、受信クロックと
受信データとの位相差を零にすることを特徴とする同期
検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59218207A JPS6198038A (ja) | 1984-10-19 | 1984-10-19 | 同期検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59218207A JPS6198038A (ja) | 1984-10-19 | 1984-10-19 | 同期検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6198038A true JPS6198038A (ja) | 1986-05-16 |
Family
ID=16716296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59218207A Pending JPS6198038A (ja) | 1984-10-19 | 1984-10-19 | 同期検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6198038A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2606568A1 (fr) * | 1986-11-06 | 1988-05-13 | Milon Jean | Procede et dispositif d'acquisition rapide du rythme et de la phase d'un signal numerique, utilisant une boucle a verrouillage de phase analogique et des sauts de phase |
-
1984
- 1984-10-19 JP JP59218207A patent/JPS6198038A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2606568A1 (fr) * | 1986-11-06 | 1988-05-13 | Milon Jean | Procede et dispositif d'acquisition rapide du rythme et de la phase d'un signal numerique, utilisant une boucle a verrouillage de phase analogique et des sauts de phase |
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