JPS62144433A - デ−タクロツク再生回路 - Google Patents
デ−タクロツク再生回路Info
- Publication number
- JPS62144433A JPS62144433A JP60286970A JP28697085A JPS62144433A JP S62144433 A JPS62144433 A JP S62144433A JP 60286970 A JP60286970 A JP 60286970A JP 28697085 A JP28697085 A JP 28697085A JP S62144433 A JPS62144433 A JP S62144433A
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- JP
- Japan
- Prior art keywords
- clock
- circuit
- decoder
- output
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、スタート・ストップビット検出方式を用いた
バースト同期方式のデータ伝送装置のデータクロック再
生回路に関する。
バースト同期方式のデータ伝送装置のデータクロック再
生回路に関する。
本発明は、バースト同期方式のデータ伝送装置のデータ
クロック再生回路において、 正確なバースト同期を計測することにより正しいスター
トビットを検出し、同時に再生クロックを発生する分周
回路をリセットする手段を設けることにより、 瞬時に抽出クロックと再生クロックの同期がとられるよ
うにし、高速収束と安定化を図ったものである。
クロック再生回路において、 正確なバースト同期を計測することにより正しいスター
トビットを検出し、同時に再生クロックを発生する分周
回路をリセットする手段を設けることにより、 瞬時に抽出クロックと再生クロックの同期がとられるよ
うにし、高速収束と安定化を図ったものである。
近年、情報量の増加に伴い種々のデータ伝送装置の開発
が行われている。その中の重要なものとして、時分割双
方向データ伝送方式のデータ伝送装置がある。
が行われている。その中の重要なものとして、時分割双
方向データ伝送方式のデータ伝送装置がある。
従来、時分割双方向データ伝送方式のバースト同期には
、スタート・ストップビット検出方式が多く用いられる
。第２図に時分割双方向伝送方式の送信バースト、受信
バーストの関係を示す。スタート・ストップビット検出
方式はスタートビ。
、スタート・ストップビット検出方式が多く用いられる
。第２図に時分割双方向伝送方式の送信バースト、受信
バーストの関係を示す。スタート・ストップビット検出
方式はスタートビ。
トおよびストップビットを検出することにより、受信バ
ースト同期をとるものである。
ースト同期をとるものである。
一方、受信データクロック再生は、第３図で示すような
分周比制御方式の位相同期回路を用いたデータクロック
再生が行われる。本従来例は、分周比が可変な分周回路
５１と、分周回路５１によって基本クロック５４より分
周された再生クロック５５とラインデータより抽出され
た抽出クロック５６の位相比較を行う位相比較回路５２
と、位相比較回路５２の出力により分周回路５１の分周
比を制御する制御回路５３とを含んでいる。
分周比制御方式の位相同期回路を用いたデータクロック
再生が行われる。本従来例は、分周比が可変な分周回路
５１と、分周回路５１によって基本クロック５４より分
周された再生クロック５５とラインデータより抽出され
た抽出クロック５６の位相比較を行う位相比較回路５２
と、位相比較回路５２の出力により分周回路５１の分周
比を制御する制御回路５３とを含んでいる。
分周回路５１は基本クロック５４を分周して再生クロッ
ク５５を発生する。位相比較回路５２では再生クロック
５５と抽出クロック５６との位相比較を行い、位相ずれ
の方向を制御回路５３へ出力する。制御回路５３は例え
ば、同一方向への位相ずれをある定められた回数以上連
続して検出したときに、分周回路５１の分周比を１回だ
け位相ずれを修復する方向に変化させる。この動作を繰
り返すことより抽出クロック５６と再生クロック５５の
位相同期がとられ、かつ安定なりロックが供給される。
ク５５を発生する。位相比較回路５２では再生クロック
５５と抽出クロック５６との位相比較を行い、位相ずれ
の方向を制御回路５３へ出力する。制御回路５３は例え
ば、同一方向への位相ずれをある定められた回数以上連
続して検出したときに、分周回路５１の分周比を１回だ
け位相ずれを修復する方向に変化させる。この動作を繰
り返すことより抽出クロック５６と再生クロック５５の
位相同期がとられ、かつ安定なりロックが供給される。
また、本従来例では現バースト信号と次バースト信号と
の間の無信号区間では分周回路５１０分周比は固定され
る。
の間の無信号区間では分周回路５１０分周比は固定され
る。
上述した従来のデータクロック再生回路は、バスト信号
とバースト信号の間の無信号区間で再生クロックの同期
をとることができないので、バースト信号のスタートビ
ットを受信した時点では、抽出クロックと再生クロック
の同期はとれていない。従って、再生クロックの同期が
確立するまではデータ受信を誤る可能性がある欠点があ
った。
とバースト信号の間の無信号区間で再生クロックの同期
をとることができないので、バースト信号のスタートビ
ットを受信した時点では、抽出クロックと再生クロック
の同期はとれていない。従って、再生クロックの同期が
確立するまではデータ受信を誤る可能性がある欠点があ
った。
本発明の目的は、上記の欠点を除去することにより、瞬
時に抽出クロックと再生クロックとの同期をとることが
でき、高速収束かつ高安定のデータクロック再生回路を
提供することにある。
時に抽出クロックと再生クロックとの同期をとることが
でき、高速収束かつ高安定のデータクロック再生回路を
提供することにある。
本発明は、基本クロックを分周する分周比が可変である
分周回路と、ラインデータより抽出された抽出クロック
と上記分周回路の出力との位相比較を行う位相比較回路
と、この位相比較回路の出力により上記分周回路の分周
比を制御する制御回路とを含むバースト同期方式のデー
タ伝送装置におけるデータクロック再生回路において、
バースト基本周期を上記基本クロックによって計数する
カウンタと、このカウンタの出力値あるいは外部から入
力される制御信号の値が所定の値になった時高レベルの
信号を出力するデコーダと、このデコーダの出力と上記
抽出クロックとの論理演算を行い上記カウンタおよび上
記分周回路のリセット信号を出力する論理回路とを含む
ことを特徴とする。
分周回路と、ラインデータより抽出された抽出クロック
と上記分周回路の出力との位相比較を行う位相比較回路
と、この位相比較回路の出力により上記分周回路の分周
比を制御する制御回路とを含むバースト同期方式のデー
タ伝送装置におけるデータクロック再生回路において、
バースト基本周期を上記基本クロックによって計数する
カウンタと、このカウンタの出力値あるいは外部から入
力される制御信号の値が所定の値になった時高レベルの
信号を出力するデコーダと、このデコーダの出力と上記
抽出クロックとの論理演算を行い上記カウンタおよび上
記分周回路のリセット信号を出力する論理回路とを含む
ことを特徴とする。
本発明・は、カウンタによりバースト基本周期を計測し
デコーダに出力する。デコーダはこのカウンタ出力値が
正確なバースト周期のカウント数に対して抽出クロック
の持つ誤差範囲を考慮して、あらかじめ定められた値に
達したとき、または外部から入力される制御信号として
の同期はずれ信号が有効になった時（この条件はスター
トビット検出窓が「１」となる条件である。）に「１」
を論理回路に出力する。論理回路においては、このデコ
ーダ出力と抽出クロックとの論理演算を行いデコーダ出
力と抽出クロックがともに「１」の場合にリセット信号
を発生し、カウンタと分周回路とを同時にリセットする
。これにより抽出クロックと再生クロックとの同期は瞬
時に行われることになる。
デコーダに出力する。デコーダはこのカウンタ出力値が
正確なバースト周期のカウント数に対して抽出クロック
の持つ誤差範囲を考慮して、あらかじめ定められた値に
達したとき、または外部から入力される制御信号として
の同期はずれ信号が有効になった時（この条件はスター
トビット検出窓が「１」となる条件である。）に「１」
を論理回路に出力する。論理回路においては、このデコ
ーダ出力と抽出クロックとの論理演算を行いデコーダ出
力と抽出クロックがともに「１」の場合にリセット信号
を発生し、カウンタと分周回路とを同時にリセットする
。これにより抽出クロックと再生クロックとの同期は瞬
時に行われることになる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例を示すブロック構成図であ
る。本実施例は、分周比が可変な分周回路１と、分周回
路１によって基本クロック１４より分周された再生クロ
ック１５とラインデータにより抽出された抽出クロック
１６の位相比較を行う位相比較回路２と、位相比較回路
２の出力より分周回路１の分周比を制御する制御回路３
と、バースト周期を計数するためのカウンタ４と、この
カウンタ４のカウンタ出力と同期はずれ信号１７により
出力値が決定されるデコーダ５と、このデコーダ５の出
力と抽出クロック１３とよりカウンタ４および分周回路
１のリセット信号１８を発生する論理回路６とを含んで
いる。
る。本実施例は、分周比が可変な分周回路１と、分周回
路１によって基本クロック１４より分周された再生クロ
ック１５とラインデータにより抽出された抽出クロック
１６の位相比較を行う位相比較回路２と、位相比較回路
２の出力より分周回路１の分周比を制御する制御回路３
と、バースト周期を計数するためのカウンタ４と、この
カウンタ４のカウンタ出力と同期はずれ信号１７により
出力値が決定されるデコーダ５と、このデコーダ５の出
力と抽出クロック１３とよりカウンタ４および分周回路
１のリセット信号１８を発生する論理回路６とを含んで
いる。
本発明の特徴は、第１図において、カウンタ４と、デコ
ーダ５と、論理回路６とを設けたことにある。
ーダ５と、論理回路６とを設けたことにある。
次に、本実施例の動作について説明する。分周回路１は
基本クロック１４を分周して再生クロック１５を発生す
る。位相比較回路２では再生クロック１５と抽出クロッ
ク１６との位相比較を行い、位相ずれの方向を制御回路
３へ出力する。制御回路３は例えば同一方向への位相ず
れをある定められた回数以上連・続して検出した時に、
分周回路１の分周比を１回だけ、位相ずれを修復する方
向に変化させる。
基本クロック１４を分周して再生クロック１５を発生す
る。位相比較回路２では再生クロック１５と抽出クロッ
ク１６との位相比較を行い、位相ずれの方向を制御回路
３へ出力する。制御回路３は例えば同一方向への位相ず
れをある定められた回数以上連・続して検出した時に、
分周回路１の分周比を１回だけ、位相ずれを修復する方
向に変化させる。
カウンタ４は論理回路６によって発生したリセット信号
１８によってリセットされる。同時に分周回路２もリセ
ットされ、抽出クロック１６と再生クロック１５の同期
は瞬時に行われる。論理回路６は例えばアンドゲート７
、オアゲート８で構成される。アンドゲート７にはデコ
ーダ５の出力と抽出クロック１６とが入力されその論理
積が出力される。
１８によってリセットされる。同時に分周回路２もリセ
ットされ、抽出クロック１６と再生クロック１５の同期
は瞬時に行われる。論理回路６は例えばアンドゲート７
、オアゲート８で構成される。アンドゲート７にはデコ
ーダ５の出力と抽出クロック１６とが入力されその論理
積が出力される。
アンドゲート７に入力されるデコーダ５の出力は、スタ
ートビット検出窓と呼ばれる特定の期間だけ「１」とな
る。スタートビット検出窓は次の時に「１」となる。
ートビット検出窓と呼ばれる特定の期間だけ「１」とな
る。スタートビット検出窓は次の時に「１」となる。
■ 同期はずれ信号１７が有効になった時、または
■ カウ°ンタ４のカウント値がある特定の値を持った
時、 条件■の幅は正確なバースト周期のカウント数に対して
抽出クロック１６の持つ誤差範囲を考慮して決定する。
時、 条件■の幅は正確なバースト周期のカウント数に対して
抽出クロック１６の持つ誤差範囲を考慮して決定する。
従って、アントゲート７の出力は、スタートビット検出
窓が「１」となる期間に抽出クロック１６が生じた時に
「１」となる。またデコーダ５はカウンタ４のカウント
値がバースト周期を示すカウント値に達した時オアゲー
ト８に「１」を出力する。
窓が「１」となる期間に抽出クロック１６が生じた時に
「１」となる。またデコーダ５はカウンタ４のカウント
値がバースト周期を示すカウント値に達した時オアゲー
ト８に「１」を出力する。
すなわちオアゲート８の出力は、スタートピッ日食出窓
が開いている期間に抽出クロック１６が発生した時、ま
たは抽出クロック１６が発生しなくてもバースト周期に
達した時に「１」となる。オアゲート８の出力はカウン
タ４および分周回路１をリセットし、瞬時に再生クロッ
ク１５と受信バース ゛ト開始および抽出クロック１６
との同期をとる。
が開いている期間に抽出クロック１６が発生した時、ま
たは抽出クロック１６が発生しなくてもバースト周期に
達した時に「１」となる。オアゲート８の出力はカウン
タ４および分周回路１をリセットし、瞬時に再生クロッ
ク１５と受信バース ゛ト開始および抽出クロック１６
との同期をとる。
以上説明したように本発明は、デコーダクロック再生回
路に、バースト周期を計数するカウンタを付加すること
により、正確なバースト周期を計測し正しいスタートビ
ットを検出し、同時に再生クロックを発生する分周回路
をリセットすることにより、瞬時に抽出クロックと再生
クロックとの同期がとられ、以後は従来方法のデータク
ロック再生回路を用いることにより、高速収束かつ安定
なデータクロック再生回路を実現できる効果がある。
路に、バースト周期を計数するカウンタを付加すること
により、正確なバースト周期を計測し正しいスタートビ
ットを検出し、同時に再生クロックを発生する分周回路
をリセットすることにより、瞬時に抽出クロックと再生
クロックとの同期がとられ、以後は従来方法のデータク
ロック再生回路を用いることにより、高速収束かつ安定
なデータクロック再生回路を実現できる効果がある。
第１図は本発明の一実施例を示すブロック構成図。
第２図はバースト信号列のフォーマットを示す図。
第３図は従来例を示すブロック構成図。
１．５１・・・分周回路、２．５２・・・位相比較回路
、３．５３・・・制御回路、４・・・カウンタ、５・・
・デコーダ、６・・・論理回路、７・・・アンドゲート
、８・・・オアゲート、１４、’５４・・・基本クロッ
ク、１５．５５・・・再生クロック、１６．５６・・・
抽出クロック、１７・・・同期はずれ信号、１８・・・
リセット信号。 実施例 篇１図 ＴＸ ：Ｊｇ１８ノＶ−スト Ｒｘ：斐イへバースト バースト信号列フォーマット ３２ 回 、抽出２０ツク 従来例 九 ３ 図
、３．５３・・・制御回路、４・・・カウンタ、５・・
・デコーダ、６・・・論理回路、７・・・アンドゲート
、８・・・オアゲート、１４、’５４・・・基本クロッ
ク、１５．５５・・・再生クロック、１６．５６・・・
抽出クロック、１７・・・同期はずれ信号、１８・・・
リセット信号。 実施例 篇１図 ＴＸ ：Ｊｇ１８ノＶ−スト Ｒｘ：斐イへバースト バースト信号列フォーマット ３２ 回 、抽出２０ツク 従来例 九 ３ 図
Claims (1)
- （１）基本クロックを分周する分周比が可変である分周
回路と、 ラインデータより抽出された抽出クロックと上記分周回
路の出力との位相比較を行う位相比較回路と、 この位相比較回路の出力により上記分周回路の分周比を
制御する制御回路と を含むバースト同期方式のデータ伝送装置におけるデー
タクロック再生回路において、 バースト基本周期を上記基本クロックによって計数する
カウンタと、 このカウンタの出力値あるいは外部から入力される制御
信号の値が所定の値になった時高レベルの信号を出力す
るデコーダと、 このデコーダの出力と上記抽出クロックとの論理演算を
行い上記カウンタおよび上記分周回路のリセット信号を
出力する論理回路と を含むことを特徴とするデータクロック再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60286970A JPS62144433A (ja) | 1985-12-19 | 1985-12-19 | デ−タクロツク再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60286970A JPS62144433A (ja) | 1985-12-19 | 1985-12-19 | デ−タクロツク再生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62144433A true JPS62144433A (ja) | 1987-06-27 |
Family
ID=17711313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60286970A Pending JPS62144433A (ja) | 1985-12-19 | 1985-12-19 | デ−タクロツク再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62144433A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006014326A (ja) * | 2004-06-24 | 2006-01-12 | Agilent Technol Inc | 複数のデジタルクロックの高速同期化方法およびシステム |
-
1985
- 1985-12-19 JP JP60286970A patent/JPS62144433A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006014326A (ja) * | 2004-06-24 | 2006-01-12 | Agilent Technol Inc | 複数のデジタルクロックの高速同期化方法およびシステム |
| JP4664131B2 (ja) * | 2004-06-24 | 2011-04-06 | ヴェリジー（シンガポール） プライベート リミテッド | 複数のデジタルクロックの高速同期化方法およびシステム |
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