JP3266125B2 - 位相差検出回路 - Google Patents
位相差検出回路Info
- Publication number
- JP3266125B2 JP3266125B2 JP00233999A JP233999A JP3266125B2 JP 3266125 B2 JP3266125 B2 JP 3266125B2 JP 00233999 A JP00233999 A JP 00233999A JP 233999 A JP233999 A JP 233999A JP 3266125 B2 JP3266125 B2 JP 3266125B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- charge pump
- phase difference
- charge
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、フェイズ・ロッ
クド・ループ（ Phase Locked Loop 、ＰＬＬ）や、デ
ィレイ・ロックド・ループ（ Delay Locked Loop 、Ｄ
ＬＬ）に用いられる位相差検出回路に関する。
クド・ループ（ Phase Locked Loop 、ＰＬＬ）や、デ
ィレイ・ロックド・ループ（ Delay Locked Loop 、Ｄ
ＬＬ）に用いられる位相差検出回路に関する。
【０００２】
【従来の技術】基準信号の位相と比較信号の位相とを同
期させるフェイズ・ロックド・ループ（ＰＬＬ）や、デ
ィレイ・ロックド・ループ（ＤＬＬ）に用いられる位相
差検出回路において、基準信号と比較信号との位相差を
電圧信号として出力するチャージポンプの例が特開平９
−２１４７９８に示されている。
期させるフェイズ・ロックド・ループ（ＰＬＬ）や、デ
ィレイ・ロックド・ループ（ＤＬＬ）に用いられる位相
差検出回路において、基準信号と比較信号との位相差を
電圧信号として出力するチャージポンプの例が特開平９
−２１４７９８に示されている。
【０００３】従来の技術について図４に基づき説明す
る。基準信号６１と比較信号６２とが位相比較器５１へ
入力されると、比較信号６２の位相が基準信号６１より
も遅れている場合は、両信号の位相差に応じたパルス幅
を持つＵＰ信号６３が出力され、また比較信号６２の位
相が基準信号６１よりも進んでいる場合は、その位相差
に応じたパルス幅を持つＤＯＷＮ信号６４が出力され
る。
る。基準信号６１と比較信号６２とが位相比較器５１へ
入力されると、比較信号６２の位相が基準信号６１より
も遅れている場合は、両信号の位相差に応じたパルス幅
を持つＵＰ信号６３が出力され、また比較信号６２の位
相が基準信号６１よりも進んでいる場合は、その位相差
に応じたパルス幅を持つＤＯＷＮ信号６４が出力され
る。
【０００４】ＵＰ信号６３はチャージポンプ充電用のｐ
−ＭＯＳトランジスタ５３のゲート端子に入力され、充
電用ｐ−ＭＯＳトランジスタ５３がオン状態になると、
チャージポンプ出力に接続するローパスフィルタのキャ
パシタ５７への充電が行われる。またＤＯＷＮ信号６４
はインバータ５２により位相が反転されてからチャージ
ポンプの放電用ｎ−ＭＯＳトランジスタ５４のゲート端
子に入力され、放電用ｎ−ＭＯＳトランジスタ５４がオ
ン状態になるとローパスフィルタのキャパシタ５７から
放電が行われる。以上の動作によってチャージポンプ出
力６５はローパスフィルタを通り、電圧制御発振器（Ｖ
ＣＯ）や遅延制御回路の制御出力信号となる。
−ＭＯＳトランジスタ５３のゲート端子に入力され、充
電用ｐ−ＭＯＳトランジスタ５３がオン状態になると、
チャージポンプ出力に接続するローパスフィルタのキャ
パシタ５７への充電が行われる。またＤＯＷＮ信号６４
はインバータ５２により位相が反転されてからチャージ
ポンプの放電用ｎ−ＭＯＳトランジスタ５４のゲート端
子に入力され、放電用ｎ−ＭＯＳトランジスタ５４がオ
ン状態になるとローパスフィルタのキャパシタ５７から
放電が行われる。以上の動作によってチャージポンプ出
力６５はローパスフィルタを通り、電圧制御発振器（Ｖ
ＣＯ）や遅延制御回路の制御出力信号となる。
【０００５】
【発明が解決しようとする課題】ところが従来の技術で
は、製造のばらつき等により充電用ｐ−ＭＯＳトランジ
スタ５３と放電用ｎ−ＭＯＳトランジスタ５４の特性が
変動した場合に、ＵＰ／ＤＯＷＮ信号による充放電の対
称性がくずれ、ＰＬＬのロックアップ特性あるいはジッ
タ性能を低下させる可能性がある。そこで、一つのチャ
ージポンプをＵＰ用とＤＯＷＮ用の同じ特性を持つ二つ
のチャージポンプに分離し、ＵＰ／ＤＯＷＮ検出器を付
加することにより、ＵＰ／ＤＯＷＮの対称性を保つ手法
が考えられる。
は、製造のばらつき等により充電用ｐ−ＭＯＳトランジ
スタ５３と放電用ｎ−ＭＯＳトランジスタ５４の特性が
変動した場合に、ＵＰ／ＤＯＷＮ信号による充放電の対
称性がくずれ、ＰＬＬのロックアップ特性あるいはジッ
タ性能を低下させる可能性がある。そこで、一つのチャ
ージポンプをＵＰ用とＤＯＷＮ用の同じ特性を持つ二つ
のチャージポンプに分離し、ＵＰ／ＤＯＷＮ検出器を付
加することにより、ＵＰ／ＤＯＷＮの対称性を保つ手法
が考えられる。
【０００６】しかし、入力信号の微小な位相差を検出す
るためには信号によって充電されるキャパシタの容量は
小さい方が望ましいが、ＵＰ／ＤＯＷＮ信号が最小パル
ス幅の場合でも容易にチャージされてしまうと、位相差
の認識ができなくなってしまうという課題があった。
るためには信号によって充電されるキャパシタの容量は
小さい方が望ましいが、ＵＰ／ＤＯＷＮ信号が最小パル
ス幅の場合でも容易にチャージされてしまうと、位相差
の認識ができなくなってしまうという課題があった。
【０００７】本発明はこのような背景の下になされたも
ので、トランジスタの製造ばらつきによる動作特性劣化
を解消し，入力信号の微少な位相差を検出することがで
きる位相差検出回路を提供することを目的とする。
ので、トランジスタの製造ばらつきによる動作特性劣化
を解消し，入力信号の微少な位相差を検出することがで
きる位相差検出回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】請求項１に記載の発明
は、入力された基準信号と比較信号との位相差をＵＰ信
号またはＤＯＷＮ信号のパルス幅として出力する位相比
較器と、前記入力されたＵＰ信号のパルス幅に応じた電
位信号を出力する第一のチャージポンプと、前記入力さ
れたＤＯＷＮ信号のパルス幅に応じた電位信号を出力す
る第二のチャージポンプとからなり、前記第一のチャー
ジポンプまたは前記第二のチャージポンプが互いに相手
のチャージ動作を停止させるチャージ停止機能を有する
ことを特徴とする位相差検出回路を提供する。
は、入力された基準信号と比較信号との位相差をＵＰ信
号またはＤＯＷＮ信号のパルス幅として出力する位相比
較器と、前記入力されたＵＰ信号のパルス幅に応じた電
位信号を出力する第一のチャージポンプと、前記入力さ
れたＤＯＷＮ信号のパルス幅に応じた電位信号を出力す
る第二のチャージポンプとからなり、前記第一のチャー
ジポンプまたは前記第二のチャージポンプが互いに相手
のチャージ動作を停止させるチャージ停止機能を有する
ことを特徴とする位相差検出回路を提供する。
【０００９】また請求項２に記載の発明は、前記第一の
チャージポンプまたは前記第二のチャージポンプから与
えられる信号によって制御信号を出力するアップ／ダウ
ン検出器を設けたことを特徴とする請求項１記載の位相
差検出回路を提供する。
チャージポンプまたは前記第二のチャージポンプから与
えられる信号によって制御信号を出力するアップ／ダウ
ン検出器を設けたことを特徴とする請求項１記載の位相
差検出回路を提供する。
【００１０】
【発明の実施の形態】以下、この発明の一実施形態につ
いて図を参照しながら説明する。図１はこの発明の一実
施形態による位相差検出回路の構成を示すブロック図で
ある。この図において、位相比較器１には基準信号１０
と比較信号１１とが入力され、これら２つの信号の位相
差に応じたパルス幅を持つＵＰ信号１２またはＤＯＷＮ
信号１３を出力する。
いて図を参照しながら説明する。図１はこの発明の一実
施形態による位相差検出回路の構成を示すブロック図で
ある。この図において、位相比較器１には基準信号１０
と比較信号１１とが入力され、これら２つの信号の位相
差に応じたパルス幅を持つＵＰ信号１２またはＤＯＷＮ
信号１３を出力する。
【００１１】前記ＵＰ信号１２は第一のチャージポンプ
２へ入力され、前記ＤＯＷＮ信号１３は第二のチャージ
ポンプ３へ入力される。ここで、第一のチャージポンプ
２の出力信号１４を第二のチャージポンプ３へ入力し、
第二のチャージポンプ３の出力信号１５を第一のチャー
ジポンプ２へ入力することにより、互いのチャージ動作
を停止させる。
２へ入力され、前記ＤＯＷＮ信号１３は第二のチャージ
ポンプ３へ入力される。ここで、第一のチャージポンプ
２の出力信号１４を第二のチャージポンプ３へ入力し、
第二のチャージポンプ３の出力信号１５を第一のチャー
ジポンプ２へ入力することにより、互いのチャージ動作
を停止させる。
【００１２】また、第一のチャージポンプ出力１４また
は第二のチャージポンプ出力１５はＵＰ／ＤＯＷＮ検出
器４へ入力され、後段に接続される電圧制御発振器（Ｖ
ＣＯ）あるいは遅延制御回路の制御信号として制御出力
信号１６を出力する。次に、図２に基づいて本発明の一
実施形態による第一のチャージポンプ２の構成を説明す
る。第二のチャージポンプは、以下に説明する第一のチ
ャージポンプと同様の構成となっており、各信号の符号
または番号をかっこ付きで表示してある。
は第二のチャージポンプ出力１５はＵＰ／ＤＯＷＮ検出
器４へ入力され、後段に接続される電圧制御発振器（Ｖ
ＣＯ）あるいは遅延制御回路の制御信号として制御出力
信号１６を出力する。次に、図２に基づいて本発明の一
実施形態による第一のチャージポンプ２の構成を説明す
る。第二のチャージポンプは、以下に説明する第一のチ
ャージポンプと同様の構成となっており、各信号の符号
または番号をかっこ付きで表示してある。
【００１３】図２において、位相比較器１から出力され
たＵＰ（ＤＯＷＮ）信号１２（１３）によりオン／オフ
するｐ−ＭＯＳトランジスタ２１と、第二（第一）のチ
ャージポンプ３（２）の出力信号１５（１４）により充
電を停止するｐ−ＭＯＳトランジスタ２２と、ＣＬＲ信
号により充電を停止するｐ−ＭＯＳトランジスタ２３
と、同じくＣＬＲ信号により放電を行うｎ−ＭＯＳトラ
ンジスタ２４と、充電用キャパシタ２５とからなる。
たＵＰ（ＤＯＷＮ）信号１２（１３）によりオン／オフ
するｐ−ＭＯＳトランジスタ２１と、第二（第一）のチ
ャージポンプ３（２）の出力信号１５（１４）により充
電を停止するｐ−ＭＯＳトランジスタ２２と、ＣＬＲ信
号により充電を停止するｐ−ＭＯＳトランジスタ２３
と、同じくＣＬＲ信号により放電を行うｎ−ＭＯＳトラ
ンジスタ２４と、充電用キャパシタ２５とからなる。
【００１４】次に、本発明の一実施形態によるチャージ
ポンプの動作を図１、図２及び図３を参照して説明す
る。ＵＰ信号１２により制御される第一のチャージポン
プ２と、ＤＯＷＮ信号１３により制御される第二のチャ
ージポンプ３とは同じ回路構成となっているので、ここ
では第一のチャージポンプ２のみについて説明する。
ポンプの動作を図１、図２及び図３を参照して説明す
る。ＵＰ信号１２により制御される第一のチャージポン
プ２と、ＤＯＷＮ信号１３により制御される第二のチャ
ージポンプ３とは同じ回路構成となっているので、ここ
では第一のチャージポンプ２のみについて説明する。
【００１５】まずクリア（ＣＬＲ）信号１７を入力し、
ｐ−ＭＯＳトランジスタ２３をオフ状態、ｎ−ＭＯＳト
ランジスタ２４をオン状態にして、キャパシタ２５を放
電させる。このとき、第二のチャージポンプ３の出力信
号１５はＬレベルなので、ＳＴＯＰ信号はＬレベルとな
り、ｐ−ＭＯＳトランジスタ２２はオン状態である。位
相比較器１から出力されたＵＰ信号１２のパルス（Ｌレ
ベル）が出ている間は、ｐ−ＭＯＳトランジスタ２１が
オンするのでキャパシタ２５が充電される。
ｐ−ＭＯＳトランジスタ２３をオフ状態、ｎ−ＭＯＳト
ランジスタ２４をオン状態にして、キャパシタ２５を放
電させる。このとき、第二のチャージポンプ３の出力信
号１５はＬレベルなので、ＳＴＯＰ信号はＬレベルとな
り、ｐ−ＭＯＳトランジスタ２２はオン状態である。位
相比較器１から出力されたＵＰ信号１２のパルス（Ｌレ
ベル）が出ている間は、ｐ−ＭＯＳトランジスタ２１が
オンするのでキャパシタ２５が充電される。
【００１６】図３に示すように、第二のチャージポンプ
３の出力信号１５が第一のチャージポンプ２の出力信号
１４よりも早くチャージ停止用ｐ−ＭＯＳトランジスタ
２２のゲートオフセット電圧を越えるとＳＴＯＰ信号が
Ｈレベルになるため、ｐ−ＭＯＳトランジスタ２２がオ
フ状態となり、ＵＰ信号のパルスが出ていてもキャパシ
タ２５は充電されない。上述のように、本発明の一実施
形態では、第一及び第二のチャージポンプが互いに相手
のチャージポンプのチャージ動作を停止させる機能を備
えていることを特徴とする。
３の出力信号１５が第一のチャージポンプ２の出力信号
１４よりも早くチャージ停止用ｐ−ＭＯＳトランジスタ
２２のゲートオフセット電圧を越えるとＳＴＯＰ信号が
Ｈレベルになるため、ｐ−ＭＯＳトランジスタ２２がオ
フ状態となり、ＵＰ信号のパルスが出ていてもキャパシ
タ２５は充電されない。上述のように、本発明の一実施
形態では、第一及び第二のチャージポンプが互いに相手
のチャージポンプのチャージ動作を停止させる機能を備
えていることを特徴とする。
【００１７】以上、本発明の一実施形態の動作を図面を
参照して詳述してきたが、本発明はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。
参照して詳述してきたが、本発明はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。
【００１８】
【発明の効果】これまでに説明したように、この発明に
よる第一の効果は、位相比較器の出力であるＵＰ信号と
ＤＯＷＮ信号をともにｐ−ＭＯＳトランジスタのゲート
端子に入力し、位相差検出スイッチとしてｎ−ＭＯＳト
ランジスタを使用しないため、ｐ−ＭＯＳトランジスタ
とｎ−ＭＯＳトランジスタの製造誤差のために生じるＰ
ＬＬの特性劣化を防止できることである。
よる第一の効果は、位相比較器の出力であるＵＰ信号と
ＤＯＷＮ信号をともにｐ−ＭＯＳトランジスタのゲート
端子に入力し、位相差検出スイッチとしてｎ−ＭＯＳト
ランジスタを使用しないため、ｐ−ＭＯＳトランジスタ
とｎ−ＭＯＳトランジスタの製造誤差のために生じるＰ
ＬＬの特性劣化を防止できることである。
【００１９】第二の効果は、製造ばらつき等でキャパシ
タの容量値が小さくなった場合でも、ＵＰ側とＤＯＷＮ
側のうち最小幅のパルスのためにチャージ速度が遅い側
はチャージ速度の速い側の出力がＨレベルになることに
よりチャージを停止されるため、ＵＰ側及びＤＯＷＮ側
共にＨレベルになることを防止でき、入力信号の微小な
位相差も検出可能となることである。
タの容量値が小さくなった場合でも、ＵＰ側とＤＯＷＮ
側のうち最小幅のパルスのためにチャージ速度が遅い側
はチャージ速度の速い側の出力がＨレベルになることに
よりチャージを停止されるため、ＵＰ側及びＤＯＷＮ側
共にＨレベルになることを防止でき、入力信号の微小な
位相差も検出可能となることである。
【００２０】また、第三の効果は、第二の効果と同様の
理由から、設計時にキャパシタの容量値を小さくするこ
とが可能となり、回路面積の縮小化を図れることであ
る。
理由から、設計時にキャパシタの容量値を小さくするこ
とが可能となり、回路面積の縮小化を図れることであ
る。
【図１】 本発明の一実施形態による位相差検出回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】 図１のチャージポンプの構成を示す回路図で
ある。
ある。
【図３】 本発明の一実施形態による位相差検出回路の
動作波形を示した図である。
動作波形を示した図である。
【図４】 従来の技術による位相差検出回路の構成を示
すブロック図である。
すブロック図である。
１…位相比較器 ２…第一のチャージポンプ ３…第二のチャージポンプ ４…ＵＰ／ＤＯＷＮ検出器 １０…基準信号 １１…比較信号 １２…ＵＰ信号 １３…ＤＯＷＮ信号 １４…第一のチャージポンプ出力 １５…第二のチャージポンプ出力 １６…制御出力信号 ２１、２２、２３…ｐ−ＭＯＳトランジスタ ２４…ｎ−ＭＯＳトランジスタ ２５…キャパシタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/093
Claims (2)
- 【請求項１】 入力された基準信号と比較信号との位相
差をＵＰ信号またはＤＯＷＮ信号のパルス幅として出力
する位相比較器と、 前記入力されたＵＰ信号のパルス幅に応じた電位信号を
出力する第一のチャージポンプと、 前記入力されたＤＯＷＮ信号のパルス幅に応じた電位信
号を出力する第二のチャージポンプとからなり、 前記第一のチャージポンプまたは前記第二のチャージポ
ンプが互いに相手のチャージ動作を停止させるチャージ
停止機能を有することを特徴とする位相差検出回路。 - 【請求項２】 前記第一のチャージポンプまたは前記第
二のチャージポンプから与えられる信号によって制御信
号を出力するアップ／ダウン検出器を設けたことを特徴
とする請求項１記載の位相差検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00233999A JP3266125B2 (ja) | 1999-01-07 | 1999-01-07 | 位相差検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00233999A JP3266125B2 (ja) | 1999-01-07 | 1999-01-07 | 位相差検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000201069A JP2000201069A (ja) | 2000-07-18 |
| JP3266125B2 true JP3266125B2 (ja) | 2002-03-18 |
Family
ID=11526555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00233999A Expired - Fee Related JP3266125B2 (ja) | 1999-01-07 | 1999-01-07 | 位相差検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3266125B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100817071B1 (ko) | 2006-10-30 | 2008-03-26 | 삼성전자주식회사 | 사이드 밴드 신호의 펄스 폭 측정 장치 및 그 방법 |
-
1999
- 1999-01-07 JP JP00233999A patent/JP3266125B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000201069A (ja) | 2000-07-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6369660B1 (en) | Circuit and method for preventing runaway in a phase lock loop | |
| US6782068B1 (en) | PLL lockout watchdog | |
| US5724007A (en) | Adjustable lock detector for a phase-locked loop circuit | |
| US7453296B2 (en) | Delay locked loop having charge pump gain independent of operating frequency | |
| JP4216393B2 (ja) | 位相検出装置 | |
| US20020008556A1 (en) | Delay-locked loop with binary-coupled capacitor | |
| JPH0964727A (ja) | 同期回路 | |
| JPH11510664A (ja) | 高速及び高精度の位相ロックループ | |
| US6873669B2 (en) | Clock signal reproduction device | |
| US6498537B1 (en) | Phase comparison circuit having a controlled delay of an input signal | |
| JP2777172B2 (ja) | 回路同期方式 | |
| US7663417B2 (en) | Phase-locked loop circuit | |
| US7492196B2 (en) | Low injection charge pump | |
| EP1233519B1 (en) | Multiple phase-locked loop circuit | |
| JP3266125B2 (ja) | 位相差検出回路 | |
| US4829268A (en) | Loop filter for frequency multiplying phase locked loop | |
| US5734273A (en) | Phase lock detector | |
| US6900677B2 (en) | Differential charge pump and method therefor, and phase locked loop and method therefor using the pump and method | |
| JP3258313B2 (ja) | 集積回路フェーズロックドループ電荷ポンプ | |
| US6037806A (en) | High speed phase/frequency detector | |
| JP2811969B2 (ja) | 位相同期回路 | |
| JP3080007B2 (ja) | Ｐｌｌ回路 | |
| JP3235563B2 (ja) | チャージポンプ回路 | |
| JPH0983356A (ja) | クロック発生回路 | |
| WO2005008895A1 (ja) | チャージポンプ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20011204 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080111 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090111 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100111 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |