CN101257290B - 一种环形压控振荡器 - Google Patents

Abstract

本发明公开了一种环形压控振荡器，包括3至5级延时单元和输出缓冲电路；各级延时单元成环形首尾相连，每一级的正相和负相输入端分别与前一级的负相与正相延时输出端相连，第一级延时单元的正相和负相输入端分别与最末一级延时单元的负相与正相输出端相连；每一级正相和负相信号输出端分别与各输出缓冲电路的正相和负相输入端相连。本发明具有调节范围宽、抖动低的特点。采用五级延时结构时，得到的输出信号频率调节范围为100M-1.3GHz；中心频率为900MHz时，相位噪声为-87dBc/Hz@100KHz和-108dBc/Hz@1MHz；占空比约为50％；平均电流为15mA。

Description

一种环形压控振荡器

技术领域

本发明属于模拟集成电路技术，具体涉及一种环形压控振荡器，该电路能产生宽调节范围低抖动的十相非重叠时钟信号。

背景技术

振荡器在集成电路应用中非常广泛，是许多电子系统的主要部分，从微处理器的时钟到蜂窝电话中的载波合成，而锁相环(PLL)中，压控振荡器更是不可或缺的部分。电感电容型(LC)振荡器因为其占用面积大的原因，在某些微型电路中的应用受到了很大的限制，因此面积相对较小，具有宽调节范围(tuning range)、低抖动(jitter)的环形压控振荡器的研究，就成为现在模拟集成电路中的一个热点。

当一个电路开环增益在其相移为360°时大于0dB，电路便会产生振荡，这便是巴克豪森准则。一般的电阻电容型(RC)环形振荡器由多级相同的延时电路组成，比如说，常用的单端环形振荡器为三级，五级，双端可为三四五级，因为每一级最多可产生90°的相位平移。对五级环形振荡器来说，每一级产生36°的相移，只需要总的增益足够，便可以产生振荡，这样的环形振荡器还可以产生十相非重叠时钟，相邻两个相位时钟之间相位差为π/5。如图1为传统的五级环形振荡器，但是这样的振荡器只能得到低性能的模拟信号，为此我们发明了输出为可用数字时钟输出的高性能高性能环形压控振荡器。

发明内容

本发明的目的在于提供一种环形压控振荡器，它具有调节范围宽、抖动低的特点。

本发明提供的环形压控振荡器，其特征在于：它包括n级延时单元和n个输出缓冲电路，其中n＝3，4或5；各级延时单元成环形首尾相连，每一级延时单元的正相和负相延时输入端分别与前一级延时单元的负相与正相延时输出端相连，第一级延时单元的正相和负相延时输入端分别与最末一级延时单元的负相与正相延时输出端相连；各级延时单元的正相和负相信号输出端分别与各个输出缓冲电路的正相和负相缓冲输入端相连；各个输出缓冲电路的正相和负相缓冲输出端分别作为最终输出的各相位数字时钟信号；输出缓冲电路由二个并联的比较器构成，二个比较器均由一个电流镜放大器和两个反相器串联而成。

本发明的结构特征是延时单元采用改进的宽调节范围的延时电路，并在每一延时单元的输出采用输出缓冲电路作为输出缓冲，使之具有调节范围宽、抖动低的特点。当采用五级延时结构时，最终得到的输出信号频率调节范围为100M-1.3GHz；中心频率为900MHz时，相位噪声(phase noise)为-87dBc/Hz@100KHz和-108dBc/Hz@1MHz；占空比约为50％；平均电流为15mA。

附图说明

图1为传统环形压控振荡器的结构示意图；

图2为本发明的压控振荡器的一种结构示意图；

图3为图2中延时单元电路图；

图4为图2中输出缓冲电路的电路图；

图5为输出缓冲电路的等效图；

图6为输出缓冲电路中一个比较器的等效图；

图7为图3中延时部分的电路图。

具体实施方式

下面结合附图并以n＝5为例对本发明作进一步详细的说明。

如图2所示，本发明环形压控振荡器的结构为：

5级延时单元s₁至s₅成环形首尾相连，每一级的正相和负相输入端INP和INN分别与前一级的负相与正相延时输出端OUTN、OUTP相连，第一级的正相和负相延时输入端INP和INN分别与最末一级的负相与正相延时输出端OUTN、OUTP相连；每一级的正相和负相信号输出端OUT+、OUT-分别与各输出缓冲电路b₁至b₅的正相和负相缓冲输入端IN+和IN-相连。各输出缓冲电路b₁至b₅的正相和负相缓冲输出端O+和O-作为最终十相位数字时钟信号。

图3为图2中延时单元的电路图，电路为全差分结构。

延时单元包括第一PMOS管MP₃、第二PMOS管MP₄、第三PMOS管MP₅、第四PMOS管MP₆，第五PMOS管MP₈，第六PMOS管MP₉；以及第一NMOS管MN₁、第二NMOS管MN₂、第三NMOS管MN₇、第四NMOS管MN₁₀和第五NMOS管MN₁₁。第一PMOS管MP₃和第二PMOS管MP₄成二极管连接，源极接外接电源V_DD，漏极分别接第一NMOS管MN₁与第二NMOS管MN₂的漏极；第三PMOS管MP₅和第四PMOS管MP₆源极接外接电源V_DD，漏极分别接第一NMOS管MN₁与第二NMOS管MN₂的漏极，栅极分别接第一NMOS管MN₁与第二NMOS管MN₂的栅极，第五PMOS管MP₈漏极作为负相信号输出端OUT-，栅极接正相延时输出端OUTP，源极接外接电源V_DD，第六PMOS管MP₉漏极作为正相信号输出端OUT+，栅极接负相延时输出端OUTN，源极接外接电源V_DD；第一NMOS管MN₁与第二NMOS管MN₂漏极分别作为负相延时输出端OUTN和正相延时输出端OUTP，栅极分别作为INP和INN，源极接第三NMOS管MN₇的漏极；第三NMOS管MN₇漏极接第一NMOS管MN₁与第二NMOS管MN₂的源极，栅极接输入控制输入端V_ctrl，漏极接地GND，第四NMOS管MN₁₀漏极接负相信号输出端OUT-，栅极接控制输入端V_ctrl，源极接地GND，第五NMOS管MN₁₁漏极接正相信号输出端OUT+，栅极接控制输入端V_ctrl，源极接地GND。

图4为输出缓冲电路的电路图。电路为全差分结构，可以看作如图5的两个具有相同输入的比较器，而每个比较器COMP结构又如图6所示，由一个电流镜放大器和两个反相器串联而成。

比较器COMP由第七PMOS管MP₁₇、第八PMOS管MP₁₈、第九PMOS管MP₂₃、第十PMOS管MP₂₇，以及第六NMOS管MN₁₃、第七NMOS管MN₁₄、第八NMOS管MN₂₁和第九NMOS管MN₂₃组成。第七PMOS管MP₁₇和第八PMOS管MP₁₈源极接外接电源V_DD，栅极分别作为输出缓冲电路的负相和正相输入端IN-和IN+，漏极分别接第六NMOS管MN₁₃和第七NMOS管MN₁₄的漏极；第六NMOS管MN₁₃漏极接第七PMOS管MP₁₇的漏极，栅极接第七NMOS管MN₁₄的栅极，源极接地GND；第七NMOS管MN₁₄成二极管连接，漏极接第八PMOS管MP₁₈的漏极，源极接地GND。第九PMOS管MP₂₃和第八NMOS管MN₂₁组成第一反相器，输入接第六NMOS管MN₁₃的漏极，输出接第二反相器的输入；第十PMOS管MP₂₇和第九NMOS管MN₂₅组成第二反相器，输入接第一反相器的输出，输出作为输出缓冲电路的输出O+。

COMN与COMP完全对称，由第十一PMOS管MP₁₆、第十二PMOS管MP₁₉、第十三PMOS管MP₂₂、第十四PMOS管MP₂₆，以及第十NMOS管MN₁₂、第十一NMOS管MN₁₅、第十二NMOS管MN₂₀和第十三NMOS管MN₂₄组成。第十一PMOS管MP₁₆和第十二PMOS管MP₁₉源极接外接电源V_DD，栅极分别接输出缓冲电路的正相和负相输入IN+和IN-，漏极分别接第十NMOS管MN₁₂和第十一NMOS管MN₁₅的漏极；第十NMOS管MN₁₂漏极接第十一PMOS管MP₁₆的漏极，栅极接第十一NMOS管MN₁₅的栅极，源极接地GND；第十一NMOS管MN₁₅成二极管连接，漏极接第十二PMOS管MP₁₉的漏极，源极接地GND。第十三PMOS管MP₂₂和第十二NMOS管MN₂₀组成第三反相器，输入接第十NMOS管MN₁₂漏极，输出接第四反相器的输入；第十四PMOS管MP₂₆和第十三NMOS管MN₂₄组成第四反相器，输入接第三反相器的输出，输出作为输出缓冲电路的输出O-。

如图2，out0-out9为十种相位输出，每一个延时单元(S1-S5)采用相同的结构，电路图如图3。其延时部分如图7，其中附加的PMOS管MP₅和MP₆通过减小负载管MP₃和MP₄的电流来增大电路增益，同时能将输出电平拉到接近外接电源V_DD以达到大的输出摆幅并增加压控振荡器的线性。

环形振荡器频率表达式为

$f=\frac{I_{\mathrm{SS}}}{{2\mathrm{NC}}_L{V}_{\mathrm{SW}}}---\left(1\right)$

假设MP₅和MP₆一直处于线性区，可得

$I_3=\frac{1}{2}{\mathrm{\μ}}_p{C}_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_3{(V_{\mathrm{SD}3}-|V_{\mathrm{TP}}\left|\right)}^2---\left(2\right)$

$=\frac{1}{2}{\mathrm{\μ}}_P{C}_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_3{V}_{\mathrm{SD}3}^2-{\mathrm{\μ}}_p{C}_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_3{V}_{\mathrm{SD}3}\·\left|V_{\mathrm{TP}}\right|+\frac{1}{2}{\mathrm{\μ}}_p{C}_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_3{V}_{\mathrm{TP}}^2$

$I_5=\frac{1}{2}{\mathrm{\μ}}_p{C}_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_5[2(V_{\mathrm{SG}5}-|V_{\mathrm{TP}}\left|\right)V_{\mathrm{SD}3}-V_{\mathrm{SD}3}^2]---\left(3\right)$

$=-\frac{1}{2}{\mathrm{\μ}}_p{C}_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_5{V}_{\mathrm{SD}3}^2+{\mathrm{\μ}}_p{C}_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_5(V_{\mathrm{SG}5}-|V_{\mathrm{TP}}\left|\right)V_{\mathrm{SD}3}$

其中μ_p是p沟器件的沟道空穴迁移率(cm²/V·s)；

为单位面积栅氧电容(F/cm²)；W为有效沟道宽度，L为有效沟道长度；V_TP为p沟器件的阈值电压；V_SD3＝V_DD-V_D3＝V_DD-V_G3，V_D3为MP₃漏极电位，V_G3为MP₃栅极电位。

所以MP₃和MP₅的平均电导为：

$G_{\mathrm{EQ}}(V_{\mathrm{SD}3},V_{\mathrm{SG}5})=\frac{{\∂I}_{\mathrm{EQ}}}{{\∂V}_{\mathrm{SD}3}}{|}_{V_{\mathrm{SG}5}=\mathrm{const}}\backslash \frac{\∂(I_3+I_5)}{{\∂V}_{\mathrm{SD}3}}{|}_{V_{\mathrm{SG}5}=\mathrm{const}}---\left(4\right)$

如果式(2)中二次项

和常数项

之和与式(3)中二次项

相等，可得：

$R_{\mathrm{EQ}}=G_{\mathrm{EQ}}^{-1}=\frac{1}{{\mathrm{\μ}}_p{C}_{\mathrm{ox}}[{(W/L)}_5(V_{\mathrm{SG}5}-|V_{\mathrm{TP}}\left|\right)-{(W/L)}_3|V_{\mathrm{TP}}\left|\right]}---\left(5\right)$

$=\frac{1}{{\mathrm{\μ}}_p{C}_{\mathrm{ox}}[{(W/L)}_5(V_{\mathrm{DD}}-V_{\mathrm{IN},\mathrm{CM}}-|V_{\mathrm{TP}}\left|\right)-{(W/L)}_3|V_{\mathrm{TP}}\left|\right]}$

这里，V_IN，CM是差分对的共模输入电压。

假设(W/L)_3，5＝(W/L)₃＝(W/L)₅，得：

$R_{\mathrm{EQ}}\∝\frac{1}{{\mathrm{\μ}}_p{C}_{\mathrm{ox}}{(W/L)}_{\mathrm{3,5}}(V_{\mathrm{DD}}-V_{\mathrm{IN},\mathrm{CM}}-2|V_{\mathrm{TP}}\left|\right)}---\left(6\right)$

假设MN₇管的漏极电压为V_P，MN₁和MN₇皆处于饱和区。讨论最简单的情况，即差分对平分尾电流，则：

$I_{\mathrm{SS}}=\frac{1}{2}{\mathrm{\μ}}_n{C}_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_7{(V_{\mathrm{ctrl}}-V_{\mathrm{IN}})}^2---\left(7\right)$

$\frac{I_{\mathrm{SS}}}{2}=\frac{1}{2}{\mathrm{\μ}}_n{C}_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_1{(V_{\mathrm{IN},\mathrm{CM}}-V_P-V_{\mathrm{IN}})}^2---\left(8\right)$

I_SS为尾电流，控制输入端V_ctrl为控制电压。

式(7)与(8)相除可得：

$V_{\mathrm{IN},\mathrm{CM}}-V_P-V_{\mathrm{IN}}=\sqrt{\frac{{(W/L)}_7}{2{(W/L)}_1}}(V_{\mathrm{ctrl}}-V_{\mathrm{IN}})---\left(9\right)$

所以：

$V_{\mathrm{IN},\mathrm{CM}}\∝\sqrt{\frac{{(W/L)}_7}{2{(W/L)}_1}}{V}_{\mathrm{ctrl}}---\left(10\right)$

由式(1)、(6)和(10)可得：

$f_{\mathrm{osc}}\∝\frac{{\mathrm{\μ}}_p{C}_{\mathrm{ox}}{(W/L)}_{\mathrm{3,5}}}{2\·N\·C_L}(V_{\mathrm{DD}}-\sqrt{\frac{{(W/L)}_7}{2{(W/L)}_1}}{V}_{\mathrm{ctrl}}-2|V_{\mathrm{IP}}\left|\right)---\left(11\right)$

由式(11)可以看出，f_osc与V_ctrl成线性关系，并且f_osc的线性调节范围可达一个数量级。

相位噪声(phase noise)是抖动(jitter)在频域内的体现，使用Razavimodel，差分环形振荡器的相位噪声可以表示为：

$L\left(\mathrm{\Δ\ω}\right)=8\mathrm{kT}\frac{R}{9}{\left(\frac{{\mathrm{\ω}}_0}{\mathrm{\Δ\ω}}\right)}^2---\left(12\right)$

k是玻尔兹曼常数，T是开尔文温度，R是每一级的输出电阻，ω₀是振荡器的振荡频率，Δω为相对于ω₀的偏移量。

将式(6)带入式(12)可得：

$L\left(\mathrm{\Δ\ω}\right)\∝\frac{8\mathrm{kT}}{{9\mathrm{\μ}}_p{C}_{\mathrm{ox}}{(W/L)}_{\mathrm{3,5}}(V_{\mathrm{DD}}-\sqrt{\frac{{(W/L)}_7}{2{(W/L)}_1}}{V}_{\mathrm{ctrl}}-2|V_{\mathrm{IP}}\left|\right)}{\left(\frac{{\mathrm{\ω}}_0}{\mathrm{\Δ\ω}}\right)}^2---\left(13\right)$

由式(13)，通过适当设计器件尺寸，我们可以尽量减小相位噪声。除此之外，为得到低抖动和低相位噪声，我们还可以采用以如下措施：使用低噪声器件；设置合适的直流工作点；减少外部干扰和噪声；使用其他电路和添加电容。

图2中负相延时输出端OUTN和正相延时输出端OUTP得到的输出信号为未整形的正弦模拟信号，为了得到整形的方波数字时钟，需要将振荡器产生的信号转化成方波，图2中输出缓冲电路(b1-b5)用来将振荡器的模拟输出转化成数字信号。输出缓冲电路的电路如图4。

输出缓冲电路的等效结构图如图5所示，可以看作两个比较器，而每个比较器又可以如图6等效。对于比较器来说，增益、频率响应还有传输延时都是它非常重要的特性，下面将分别说明。

比较器增益表达式为：

$A_V=\frac{V_{\mathrm{OH}}-V_{\mathrm{OL}}}{V_{\mathrm{IH}}-V_{\mathrm{IL}}}---\left(12\right)$

V_OH为比较器的输出高电平，V_OL为比较器输出低电平，V_IH为当比较器输出为V_OH时的输入最低电平，V_IL为当输出为V_OL时最高输入电平。

如图6，比较器小信号增益为：

A_V＝g_m1，2(r_o2//r_o4)                  (13)

其中MP₁₇和MP₁₈，MN₁₄和MN₁₃分别相同，其中：

$g_{m\mathrm{1,2}}={\mathrm{\μ}}_n{C}_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_{\mathrm{1,2}}(V_{\mathrm{GS}}-V_{\mathrm{TN}})=\sqrt{2{\mathrm{\μ}}_n{C}_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_{\mathrm{1,2}}{I}_{D\mathrm{1,2}}}---\left(14\right)$

这里，增益越大，比较器性能越好。使用准差分对结构分析，可得最大和最小输出电压：V_OH＝外接电源V_DD，V_OL＝0。

因为存在电流镜，这个准差分对结构有两个极点。

输出极点： ${\mathrm{\ω}}_{p1}\≈\frac{1}{(r_{o2}//r_{o4})\·C_L}---\left(15\right)$

镜像极点： ${\mathrm{\ω}}_{p2}\≈\frac{g_{m3}}{C_M}---\left(16\right)$

C_L是输出极点的节点电容，C_M是镜像极点的节点电容，传输函数可以由式(15)和(16)得到，用以分析频域特性。

输出缓冲电路采用两级反相器链来将预放大判决电路的模拟信号转化成数字信号，并提供大的负载驱动能力。

考虑反相器特性。当输入电压与输出电压相等时，称此点电压为翻转电压V_SP，此时NMOS管和PMOS管都处于饱和区，漏电流相等：

$\frac{{\mathrm{\β}}_n}{2}{(V_{\mathrm{SP}}-V_{\mathrm{IN}})}^2=\frac{{\mathrm{\β}}_p}{2}{(V_{\mathrm{DD}}-V_{\mathrm{SP}}-V_{\mathrm{TP}})}^2---\left(17\right)$

其中

这里KP_n，p为n沟器件和p沟器件的沟长调制因子，W为有效沟宽，L为有效沟长，V_TN为n沟器件阈值电压，V_TP为p沟器件阈值电压。

因此可得：

$V_{\mathrm{SP}}=\frac{\sqrt{{\mathrm{\β}}_n/{\mathrm{\β}}_p}\·V_{\mathrm{TN}}+(V_{\mathrm{DD}}-V_{\mathrm{TP}})}{1+\sqrt{{\mathrm{\β}}_n/{\mathrm{\β}}_p}}---\left(18\right)$

考虑反相器链驱动电容负载C_load的情况，若是由一个反相器驱动，则其延时可表示为：

t_PHL+t_PLH＝(R_n+R_p)·(C_out+C_load)        (19)

R_n，p为一个MOSFET的漏源平均阻抗，

C_out为输出电容。

更进一步考虑，如果使用反相器链，每一个反相器都是前一反相器的A倍(即后一个反相器MOSFET的沟宽是前一个的A倍)，适当选择A和N(N为反相器个数)，可以使得延时最小。

因为每一个反相器的输入电容都是前一个反相器的A倍，如果使得负载电容是最后一个反相器A倍的话，可得：

$A={\left[\frac{C_{\mathrm{load}}}{C_{\mathrm{in}1}}\right]}^{\frac{1}{N}}---\left(20\right)$

C_in1为第一级反相器的输入电容。

反相器链的总延时可以表示为：

${(t_{\mathrm{PHL}}+t_{\mathrm{PLH}})}_{\mathrm{total}}=(R_{n1}+R_{p1})(C_{\mathrm{out}1}+{\mathrm{AC}}_{\mathrm{in}1})+\frac{(R_{n1}+R_{p1})}{A}\·({\mathrm{AC}}_{\mathrm{out}1}+A^2{C}_{\mathrm{in}1})+...---\left(21\right)$

化简得：

${(t_{\mathrm{PHL}}+t_{\mathrm{PLH}})}_{\mathrm{total}}=\underset{k=1}{\overset{N}{\mathrm{\Σ}}}(R_{n1}+R_{p1})(C_{\mathrm{out}1}+{\mathrm{AC}}_{\mathrm{in}1})=N(R_{n1}+R_{p1})(C_{\mathrm{out}1}+{\mathrm{AC}}_{\mathrm{in}1})---\left(22\right)$

这里R_n1和R_p1分别是第一级反相器p管和n管的有效电阻，C_out1是第一级反相器的输出电容。

为得到使延时最小的N值，将式(22)以为N参数求导，并使之为零得：

$(R_{n1}+R_{p1})C_{\mathrm{out}1}+(R_{n1}+R_{p1})C_{\mathrm{in}1}[{\left(\frac{C_{\mathrm{load}}}{C_{\mathrm{in}1}}\right)}^{\frac{1}{N}}+N\·{\left(\frac{C_{\mathrm{load}}}{C_{\mathrm{in}1}}\right)}^{\frac{1}{N}}\frac{\ln (C_{\mathrm{load}}/C_{\mathrm{in}1})}{{-N}^2}]=0---\left(23\right)$

第一项为第一级反相器的内部延时(不考虑负载电容)，假设它的值非常小，可以忽略，因此使延时最小的N值表示为：

$N=\ln \frac{C_{\mathrm{load}}}{C_{\mathrm{in}1}}---\left(24\right)$

在这里，我们选择的N＝2，两级反相器可以保证在不牺牲速度的情况下大的电容驱动能力。从式(24)可以得知，适当选择W/L可以得到最小的传输延时。

图2中MP₈、MN₁₀与MP₉、MN₁₁皆为恒流源负载的共源放大器，其作用是隔离比较器大的W/L对延时电路造成的电容加载，同时对信号进行预放大，使得输出方波占空比接近50％。

以上所述为本发明的较佳实施例而已，但本发明不应该局限于该实施例和附图所公开的内容。所以凡是不脱离本发明所公开的精神下完成的等效或修改，都落入本发明保护的范围。

Claims (3)

1.一种环形压控振荡器，其特征在于：它包括n级延时单元和n个输出缓冲电路，其中n＝3，4或5；各级延时单元成环形首尾相连，每一级延时单元的正相和负相延时输入端(INP、INN)分别与前一级延时单元的负相与正相延时输出端(OUTN、OUTP)相连，第一级延时单元的正相和负相延时输入端(INP、INN)分别与最末一级延时单元的负相与正相延时输出端(OUTN、OUTP)相连；各级延时单元的正相和负相信号输出端(OUT+、OUT-)分别与各个输出缓冲电路的正相和负相缓冲输入端(IN+、IN-)相连；各个输出缓冲电路的正相和负相缓冲输出端(O+、O-)分别作为最终输出的各相位数字时钟信号；

输出缓冲电路由二个并联的比较器构成，二个比较器均由一个电流镜放大器和两个反相器串联而成。

2.根据权利要求1所述的环形压控振荡器，其特征在于：延时单元包括第一PMOS管(MP₃)、第二PMOS管(MP₄)、第三PMOS管(MP₅)、第四PMOS管(MP₆)，第五PMOS管(MP₈)，第六PMOS管(MP₉)；以及第一NMOS管(MN₁)、第二NMOS管(MN₂)、第三NMOS管(MN₇)、第四NMOS管(MN₁₀)和第五NMOS管(MN₁₁)；第一PMOS管(MP₃)和第二PMOS管(MP₄)成二极管连接，源极接外接电源V_DD，第一PMOS管(MP₃)的漏极接第一NMOS管(MN₁)的漏极，第二PMOS管(MP₄)的漏极接第二NMOS管(MN₂)的漏极；第三PMOS管(MP₅)和第四PMOS管(MP₆)的源极接外接电源V_DD，第三PMOS管(MP₅)的漏极接第一NMOS管(MN₁)的漏极，第四PMOS管(MP₆)的漏极接第二NMOS管(MN₂)的漏极，第三PMOS管(MP₅)的栅极接第一NMOS管(MN₁)的栅极，第四PMOS管(MP₆)的栅极接第二NMOS管(MN₂)的栅极；第五PMOS管(MP₈)漏极作为负相信号输出端(OUT-)，栅极接正相延时输出端(OUTP)，源极接外接电源V_DD；第六PMOS管(MP₉)漏极作为正相信号输出端(OUT+)，栅极接负相延时输出端(OUTN)，源极接外接电源V_DD；第一NMOS管(MN₁)的漏极作为负相延时输出端(OUTN)，第二NMOS管(MN₂)的漏极接正相延时输出端(OUTP)，第一NMOS管(MN₁)的栅极作为正相(INP)，第二NMOS管(MN₂)的栅极作为负相延时输入端(INN)，第一NMOS管(MN₁)和第二NMOS管(MN₂)的源极接第三NMOS管(MN₇)的漏极；第三NMOS管(MN₇)的漏极接第一NMOS管(MN₁)与第二NMOS管(MN₂)的源极，栅极接输入控制输入端(V_ctrl)，源极接地；第四NMOS管(MN₁₀)漏极接负相信号输出端(OUT-)，栅极接控制输入端(V_ctrl)，源极接地，第五NMOS管(MN₁₁)漏极接正相信号输出端(OUT+)，栅极接控制输入端(V_ctrl)，源极接地。

3.根据权利要求1或2所述的环形压控振荡器，其特征在于：输出缓冲电路的结构为：

第七PMOS管(MP₁₇)和第八PMOS管(MP₁₈)源极接外接电源V_DD，第七PMOS管(MP₁₇)的栅极作为输出缓冲电路的负相缓冲输入端(IN-)，第八PMOS管(MP₁₈)的栅极作为输出缓冲电路的正相缓冲输入端(IN+)，第七PMOS管(MP₁₇)的漏极接第六NMOS管(MN₁₃)的漏极，第八PMOS管(MP₁₈)的漏极接第七NMOS管(MN₁₄)的漏极；第六NMOS管(MN₁₃)漏极接第七PMOS管(MP₁₇)的漏极，栅极接第七NMOS管(MN₁₄)的栅极，源极接地；第七NMOS管(MN₁₄)成二极管连接，漏极接第八PMOS管(MP₁₈)的漏极，源极接地；

第九PMOS管(MP₂₃)和第八NMOS管(MN₂₁)组成第一反相器，该第一反相器的输入接第六NMOS管(MN₁₃)的漏极，输出接第二反相器的输入；

第十PMOS管(MP₂₇)和第九NMOS管(MN₂₅)组成第二反相器，该第二反相器输入接第一反相器的输出，该输出作为输出缓冲电路的正相缓冲输出端(O+)；

第十一PMOS管(MP₁₆)和第十二PMOS管(MP₁₉)源极接外接电源(V_DD)，第十一PMOS管(MP₁₆)的栅极接正相缓冲输入端(IN+)，第十二PMOS管(MP₁₉)的栅极接负相缓冲输入端(IN-)，第十一PMOS管(MP₁₆)的漏极接第十NMOS管(MN₁₂)的漏极，第十二PMOS管(MP₁₉)的漏极接第十一NMOS管(MN₁₅)的漏极；第十NMOS管(MN₁₂)漏极接第十一PMOS管(MP₁₆)的漏极，栅极接第十一NMOS管(MN₁₅)的栅极，源极接地；第十一NMOS管(MN₁₅)成二极管连接，漏极接第十二PMOS管(MP₁₉)的漏极，源极接地；第十三PMOS管(MP₂₂)和第十二NMOS管(MN₂₀)组成第三反相器，输入接第十NMOS管(MN₁₂)漏极，输出接第四反相器的输入；第十四PMOS管(MP₂₆)和第十三NMOS管(MN₂₄)组成第四反相器，该反相器的输入接第三反相器的输出，作为输出缓冲电路的负相缓冲输出端(O-)。

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