CN204425283U

CN204425283U - 一种单位增益带宽可调的全差分运算放大器

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Publication number: CN204425283U
Application number: CN201520134974.9U
Authority: CN
Inventors: 杨洁; 潘正坤; 杨友昌; 邹江; 李阳军; 胡红博
Original assignee: Zunyi Normal University
Current assignee: Zunyi Normal University
Priority date: 2015-03-10
Filing date: 2015-03-10
Publication date: 2015-06-24
Anticipated expiration: 2025-03-10

Abstract

本实用新型提供了一种单位增益带宽可调的全差分运算放大器，包括两相非交叠时钟产生器、开关电容电流源、偏置电路和运放主电路；所述两相非交叠时钟产生器提供非交叠时钟信号给开关电容电流源和运放主电路；开关电容电流源产生与采样频率相关的参考电流源给偏置电路；偏置电路向主运放模块提供所需的偏置电压。本实用新型单位增益带宽受ADC采样速率的控制而自动调节，从而使得ADC消耗的功耗随采样速率而变，提高了ADC在不同采样速率下的效率。

Description

一种单位增益带宽可调的全差分运算放大器

技术领域

本实用新型涉及运算放大器设计技术领域，具体涉及一种单位增益带宽可调的全差分运算放大器。

背景技术

随着无线通信的快速发展，衍生出应用于不同领域的通信协议。为了满足多标准通信协议的要求，系统中的ADC需要工作在不同的采样速率，同时提供足够高的精度和效率。为了解决这些问题，许多功耗可缩减的ADC结构被提了出来。一般当ADC的采样频率比较高时，运放必须具有较大的单位增益带宽以满足建立时间的要求，这就需要消耗较大的电流；而当采样频率降低时，对建立时间的要求降低，有较大单位增益带宽的运放将浪费很多功耗，降低了ADC工作在低采样速率下的效率。

实用新型内容

为解决上述技术问题，本实用新型提供了一种单位增益带宽可调的全差分运算放大器，该运算放大器的单位增益带宽受ADC采样速率的控制而自动调节，优化了流水线ADC在不同采样速率下消耗的功耗，提高了ADC的效率。

本实用新型通过以下技术方案得以实现。

本实用新型提供的一种单位增益带宽可调的全差分运算放大器，包括两相非交叠时钟产生器、开关电容电流源、偏置电路和运放主电路；所述两相非交叠时钟产生器提供非交叠时钟信号给开关电容电流源和运放主电路；开关电容电流源产生与采样频率相关的参考电流源给偏置电路；偏置电路向主运放模块提供所需的偏置电压。

所述两相非交叠时钟产生器由两条支路并联而成，所述两条支路分别由多个反相器和与门串联而成的；所述两条支路之间还交叉连接，所述两条支路均通过放大器输出时钟信号。

所述开关电容电流源包括开关管MP1～MP2、开关管MN1～MN4、放大器A3、电容C0～C3和电阻R0，所述开关管MN1～MN4的栅极分别与两相非交叠时钟产生器对应的输出端连接，所述开关管MN1的源极与开关管MN3的漏极连接，所述开关管MN2的源极与开关管MN4的漏极连接，所述开关管MN3、MN4的源极分别接地，所述开关管MN3的源极和漏极之间串联有电容C1，所述开关管MN4的源极和漏极之间串联有电容C2。

所述开关管MN1、MN2的漏极相连后通过电容C3接地，所述开关管MN1的漏极还分别与开关管MP1的漏极、放大器A3的同相输入端连接。

所述放大器A3的反相输入端与参考电压V_ref端连接，输出端与开关管MP1的栅极连接；所述开关管MP1的栅极通过电阻R0与开关管MP2的栅极连接，所述开关管MP2的栅极还通过电容C0与电源连接，所述开关管MP1、MP2的源极均与电源连接，所述开关管MP2的漏极输出电流到偏置电路。

所述偏置电路包括开关管MP3～MP7、开关管MN5～MN15和输入电流Iref1～Iref3，所述开关管MN6、MN7和MN9的漏极分别通过输入电流Iref1、Iref2和Iref3与电源连接，所述开关管MN6的源极与开关管MN7的源极相连后与开关管MN5的漏极连接，所述开关管MN5、MN6的栅极均与开关管MN6的漏极连接。

所述开关管MN7的栅极与漏极相连后与开关管MN9的栅极连接，所述开关管MN9的漏极还分别与开关管MN8、MN10、MN12和MN14的栅极连接后再与V_bn1端连接；所述开关管MN8的漏极与开关管MN9的源极连接。

所述开关管MN9的栅极还分别与开关管MN11、MN13和MN15的栅极连接后再与V_bn2端连接；所述开关管MN11、MN13和MN15的源极分别与开关管MN10、MN12和MN14的漏极对应连接，漏极分别与开关管MP4、MP5和MP6的漏极对应连接；所述开关管MN5、MN8、MN10、MN12和MN14的源极均接地。

所述开关管MP4、MP5的源极相连后与开关管MP3的漏极连接，所述开关管MP3的栅极分别与MP4的栅极和漏极连接，所述开关管MP5的栅极和漏极分别与V_bp2端连接相连后再与开关管MP6的栅极连接，所述开关管MP6的源极与开关管MP7的漏极连接，所述开关管MP7的栅极和开关管MP6的漏极还分别与V_bp1端连接；所述开关管MP3和MP7的源极分别与电源连接。

所述输入电流Iref1～Iref3满足关系式：4Iref1＝Iref2＝Iref3。

所述运放主电路由主运放模块、辅助运放模块A1～A2、开关共模反馈模块串并联而成，所述主运放模块包括开关管MP8～MP15、开关管MN16～MN19，所述开关管MP10、MP14和MP15的源极均与电源连接，所述开关管MP10的漏极与开关管MP11的源极连接，所述开关管MP11的漏极分别与开关管MP8和MP9的源极连接，所述开关管MP8、MP9、MP10和MP11的栅极分别与V_ip端、V_in端、V_pb1端和V_pb2端对应连接。

所述MP8的漏极分别与开关管MN18的漏极、开关管MN16的源极连接后与辅助运放模块A2的输入端连接；所述MP9的漏极分别与开关管MN19的漏极、开关管MN17的源极连接后与辅助运放模块A2的输入端连接；所述开关管MN18和MN19的栅极相连后与V_cmfb端连接，源极接地；所述开关管MN16和MN17的栅极与辅助运放模块A2的输出端对应连接。

所述开关管MN16的漏极和开关管MP12的漏极相连后与V_on端连接，所述开关管MN17的漏极和开关管MP13的漏极相连后与V_op端连接；所述开关管MP12、MP13的栅极分别与辅助运放模块A1对应的输出端连接，所述开关管MP12的源极与开关管MP14的漏极连接后与辅助运放模块A1的输入端连接，所述开关管MP13的源极与开关管MP15的漏极连接后与辅助运放模块A1的输入端连接，所述开关管MP14和MP15的栅极相连后与V_bp1端连接。

所述开关共模反馈模块包括电容C1-1～C1-4、电容C2-1～C2-2，开关CLK1-1～CLK1-6和开关CLK2-1～CLK2-6，所述开关CLK1-1～CLK1-6由时钟信号CLK1控制，所述开关CLK2-1～CLK2-6由时钟信号CLK2控制；所述电容C1-1的一端分别通过开关CLK2-1、CLK1-1与V_cm端、V_on端对应连接，另一端分别与V_bn1端、V_cmfb端和电容C1-2连接，所述电容C1-1与V_bn1端连接的支路上还串联有开关CLK2-3，所述电容C1-1与V_cmfb端连接的支路上还串联有开关CLK1-3，所述电容C1-2的另一端通过开关CLK2-5、CLK1-5分别与V_cm端、V_op端对应连接。

所述V_on端和V_cmfb端之间还串联有电容C2-1，所述Vcmfb端和V_op端之间还串联有电容C2-2。

所述电容C1-3的一端分别通过开关CLK1-2、CLK2-2与V_cm端、V_on端对应连接，另一端分别与V_bn1端、V_cmfb端和电容C1-4连接，所述电容C1-3与V_bn1端连接的支路上还串联有开关CLK1-4，所述电容C1-3与V_cmfb端连接的支路上还串联有开关CLK2-4，所述电容C1-4的另一端通过开关CLK1-6、CLK2-6分别与V_cm端、V_op端对应连接。

所述辅助运放模块A1包括开关管MN20～MN30、开关管MP16～MP24，所述开关管MP16、MP18、MP20和MP23的源极均与电源连接，所述开关管MP16、MP18的栅极相连后与V_bp1端连接，所述开关管MP16的漏极分别与开关管MN20的漏极、MP17的源极连接，所述MP18的漏极分别与开关管MN21的漏极、MP19的源极连接；所述开关管MN20、MN21共源，且开关管MN20的栅极与V_ip端连接，开关管MN21的栅极与V_in端连接；所述开关管MN22的漏极与开关管MN20的源极连接，源极与开关管MN23的漏极连接，所述开关管MN22和MN23的栅极分别与V_bn2端、V_bn1端对应连接。

所述开关管MP17和MP19的栅极相连并与V_bp2端连接，所述开关管MP17的漏极分别与V_on端、开关管MN25的漏极连接，所述开关管MN25的源极与开关管MN24的漏极连接，所述开关管MP19的漏极分别与V_op端、开关管MN27的漏极连接，所述开关管MN27的源极与开关管MN26的漏极连接，所述开关管MN25和MN27的栅极相连并与V_bn2端连接，所述开关管MN24和MN26的栅极相连并与V_cmfb端连接。

所述开关管MP20和MP23的栅极相连并与V_bp1端连接，所述开关管MP20的漏极分别与开关管MN29的漏极、开关管MP21的源极连接，所述开关管MN29的栅极与V_on端连接，源极分别与开关管MN28的栅极和漏极、开关管MP24的漏极连接；所述开关管MP21和MP22的栅极相连并与V_bp2端连接，所述开关管MP21的漏极分别与MP22的漏极、开关管MN30的栅极和漏极连接，所述开关管MN30的栅极还与V_cmfb端连接；所述开关管MP22和MP24的源极均与开关管MP23的漏极连接，所述开关管MP24的栅极与V_op端连接。

所述开关管MN23、MN24、MN26、MN28和MN30的源极均接地。

本实用新型的有益效果在于：该运放的单位增益带宽受ADC采样速率的控制而自动调节，从而使得ADC消耗的功耗随采样速率而变，提高了ADC在不同采样速率下的效率；当负载电容为500fF时，时钟频率由100MHz变化到10MHz，该运放的管子都工作在饱和区，单位增益带宽由495.9MHz减小到117.6MHz，增益都大于98dB，相位裕度都大于74°，满足10bit流水线ADC对高性能预算放大器的要求。

附图说明

图1是本实用新型的原理框图；

图2是图1中两相非交叠时钟产生器的电路图；

图3是图1中开关电容电流源的电路图；

图4是图1中偏置电路的电路图；

图5是图1中运放主电路的主运放模块的电路图；

图6是图1中开关共模反馈模块的电路图；

图7是图5中辅助运放模块的电路图；

图8是图3中开关电容电流源输出电流的仿真图；

图9是图3中开关电容电流源输出电流与采样频率的关系示意图；

图10是本实用新型单位增益带宽与采样频率的关系示意图。

具体实施方式

下面进一步描述本实用新型的技术方案，但要求保护的范围并不局限于所述。

如图1～图7所示的一种单位增益带宽可调的全差分运算放大器，包括两相非交叠时钟产生器、开关电容电流源、偏置电路和运放主电路；所述两相非交叠时钟产生器提供非交叠时钟信号给开关电容电流源和运放主电路；开关电容电流源产生与采样频率相关的参考电流源给偏置电路；偏置电路向主运放模块提供所需的偏置电压。

所述两相非交叠时钟产生器由两条支路并联而成，所述两条支路分别由多个反相器和与门串联而成的；所述两条支路之间还交叉连接，所述两条支路均通过放大器输出时钟信号。两相非交叠时钟产生器产生两个非交叠时钟信号CLK1、CLK2，用于控制开关电容电流源和运放主电路中的开关电容共模反馈。

所述开关电容电流源包括开关管MP1～MP2、开关管MN1～MN4、放大器A3、电容C0～C3和电阻R0，所述开关管MN1～MN4的栅极分别与两相非交叠时钟产生器对应的输出端连接，所述开关管MN1的源极与开关管MN3的漏极连接，所述开关管MN2的源极与开关管MN4的漏极连接，所述开关管MN3、MN4的源极分别接地，所述开关管MN3的源极和漏极之间串联有电容C1，所述开关管MN4的源极和漏极之间串联有电容C2；所述开关管MN1、MN2的漏极相连后通过电容C3接地，所述开关管MN1的漏极还分别与开关管MP1的漏极、放大器A3的同相输入端连接；所述放大器A3的反相输入端与参考电压V_ref端连接，输出端与开关管MP1的栅极连接；所述开关管MP1的栅极通过电阻R0与开关管MP2的栅极连接，所述开关管MP2的栅极还通过电容C0与电源连接，所述开关管MP1、MP2的源极均与电源连接，所述开关管MP2的漏极输出电流到偏置电路。

MN1-MN4是四个NMOS开关管，由时钟信号CLK1和CLK2控制。电容C1，C2大小相等，与开关管一起构成开关电容电阻器。当CLK1为高电平时，开关管MN1与MN4导通，电容C1被充电到V_ref，电容C2两端被放电到地；当CLK2为高电平时，开关管MN2与MN3导通，电容C2被充电到V_ref，电容C1两端被放电到地。开关管MP1和MP2构成电流镜，且尺寸相等，因此输出参考电流源I_ref等于流过开关管MP1的电流I_MP1。由于开关管的作用，在节点X和Y处，会产生很大的纹波，从而使得输出参考电流波动。电容C3可以用来减小节点X处的纹波，电容值越大，节点X处的纹波越小，但是输出电流达到稳定状态所需的时间也越长。在节点Y处，增加的电阻R0和电容C0形成一个一阶低通滤波器，用来减小开关管MP2的栅极电压的纹波，从而减小了输出电流源的波动。此外与电阻相比，电容随工艺参数及温度的变化更小，因而输出参考电流源更稳定。

所述偏置电路包括开关管MP3～MP7、开关管MN5～MN15和输入电流Iref1～Iref3，所述开关管MN6、MN7和MN9的漏极分别通过输入电流Iref1、Iref2和Iref3与电源连接，所述开关管MN6的源极与开关管MN7的源极相连后与开关管MN5的漏极连接，所述开关管MN5、MN6的栅极均与开关管MN6的漏极连接。所述开关管MN7的栅极与漏极相连后与开关管MN9的栅极连接，所述开关管MN9的漏极还分别与开关管MN8、MN10、MN12和MN14的栅极连接后再与V_bn1端连接；所述开关管MN8的漏极与开关管MN9的源极连接。所述开关管MN9的栅极还分别与开关管MN11、MN13和MN15的栅极连接后再与V_bn2端连接；所述开关管MN11、MN13和MN15的源极分别与开关管MN10、MN12和MN14的漏极对应连接，漏极分别与开关管MP4、MP5和MP6的漏极对应连接；所述开关管MN5、MN8、MN10、MN12和MN14的源极均接地。所述开关管MP4、MP5的源极相连后与开关管MP3的漏极连接，所述开关管MP3的栅极分别与MP4的栅极和漏极连接，所述开关管MP5的栅极和漏极分别与V_bp2端连接相连后再与开关管MP6的栅极连接，所述开关管MP6的源极与开关管MP7的漏极连接，所述开关管MP7的栅极和开关管MP6的漏极还分别与V_bp1端连接；所述开关管MP3和MP7的源极分别与电源连接。

偏置电路提供运放工作时所必需的偏置电压，由于本实用新型中的偏置电流与采样率有关，变化范围很大，为了保证运算放大器一直工作在饱和区，在偏置电路中设置开关管MN7、MN12、MN13和MP5，使得该偏置电路除了能提供宽摆幅之外，还能够在输入电流变化很大时一直工作在饱和区。输入电流I_ref1，I_ref2，I_ref3由开关电容电流源所提供；所述输入电流Iref1～Iref3满足关系式：4Iref1＝Iref2＝Iref3。

所述运放主电路由主运放模块、辅助运放模块A1～A2、开关共模反馈模块串并联而成，所述主运放模块包括开关管MP8～MP15、开关管MN16～MN19，所述开关管MP10、MP14和MP15的源极均与电源连接，所述开关管MP10的漏极与开关管MP11的源极连接，所述开关管MP11的漏极分别与开关管MP8和MP9的源极连接，所述开关管MP8、MP9、MP10和MP11的栅极分别与V_ip端、V_in端、V_pb1端和V_pb2端对应连接；所述MP8的漏极分别与开关管MN18的漏极、开关管MN16的源极连接后与辅助运放模块A2的输入端连接；所述MP9的漏极分别与开关管MN19的漏极、开关管MN17的源极连接后与辅助运放模块A2的输入端连接；所述开关管MN18和MN19的栅极相连后与V_cmfb端连接，源极接地；所述开关管MN16和MN17的栅极与辅助运放模块A2的输出端对应连接；所述开关管MN16的漏极和开关管MP12的漏极相连后与V_on端连接，所述开关管MN17的漏极和开关管MP13的漏极相连后与V_op端连接；所述开关管MP12、MP13的栅极分别与辅助运放模块A1对应的输出端连接，所述开关管MP12的源极与开关管MP14的漏极连接后与辅助运放模块A1的输入端连接，所述开关管MP13的源极与开关管MP15的漏极连接后与辅助运放模块A1的输入端连接，所述开关管MP14和MP15的栅极相连后与V_bp1端连接。

通过提高输入管的跨导，共源共栅的输出阻抗以及辅助运放的增益，都可以提高主运放模块的增益。增益提升技术的使用会影响主运放模块的频率特性以及时域特性。为了保证系统的稳定性，一般要求辅助运放模块的单位增益频率小于主运放模块的第二个极点，同时大于闭环系统的单位增益频率，增益提升技术还会产生额外的零极点对，零极点对的出现会显著地增加主运放模块的建立时间。

所述开关共模反馈模块包括电容C1-1～C1-4、电容C2-1～C2-2,开关CLK1-1～CLK1-6和开关CLK2-1～CLK2-6，所述开关CLK1-1～CLK1-6由时钟信号CLK1控制，所述开关CLK2-1～CLK2-6由时钟信号CLK2控制；所述电容C1-1的一端分别通过开关CLK2-1、CLK1-1与V_cm端、V_on端对应连接，另一端分别与V_bn1端、V_cmfb端和电容C1-2连接，所述电容C1-1与V_bn1端连接的支路上还串联有开关CLK2-3，所述电容C1-1与V_cmfb端连接的支路上还串联有开关CLK1-3，所述电容C1-2的另一端通过开关CLK2-5、CLK1-5分别与V_cm端、V_op端对应连接；所述V_on端和V_cmfb端之间还串联有电容C2-1，所述V_cmfb端和V_op端之间还串联有电容C2-2；所述电容C1-3的一端分别通过开关CLK1-2、CLK2-2与V_cm端、V_on端对应连接，另一端分别与V_bn1端、V_cmfb端和电容C1-4连接，所述电容C1-3与V_bn1端连接的支路上还串联有开关CLK1-4，所述电容C1-3与V_cmfb端连接的支路上还串联有开关CLK2-4，所述电容C1-4的另一端通过开关CLK1-6、CLK2-6分别与V_cm端、V_op端对应连接。

开关共模反馈模块中的时钟信号CLK1和CLK2由两相非交叠时钟产生器提供。与传统开关电容共模反馈电路相比，新增加了一组电容C₁和开关，电路结构更加对称，工作速度比传统结构快了大约一倍，电荷注入引起的误差也减小了；但是增加了运放的负载电容以及芯片面积。

所述辅助运放模块A1包括开关管MN20～MN30、开关管MP16～MP24，所述开关管MP16、MP18、MP20和MP23的源极均与电源连接，所述开关管MP16、MP18的栅极相连后与V_bp1端连接，所述开关管MP16的漏极分别与开关管MN20的漏极、MP17的源极连接，所述MP18的漏极分别与开关管MN21的漏极、MP19的源极连接；所述开关管MN20、MN21共源，且开关管MN20的栅极与V_ip端连接，开关管MN21的栅极与V_in端连接；所述开关管MN22的漏极与开关管MN20的源极连接，源极与开关管MN23的漏极连接，所述开关管MN22和MN23的栅极分别与V_bn2端、V_bn1端对应连接；所述开关管MP17和MP19的栅极相连并与V_bp2端连接，所述开关管MP17的漏极分别与V_on端、开关管MN25的漏极连接，所述开关管MN25的源极与开关管MN24的漏极连接，所述开关管MP19的漏极分别与V_op端、开关管MN27的漏极连接，所述开关管MN27的源极与开关管MN26的漏极连接，所述开关管MN25和MN27的栅极相连并与V_bn2端连接，所述开关管MN24和MN26的栅极相连并与V_cmfb端连接；所述开关管MP20和MP23的栅极相连并与V_bp1端连接，所述开关管MP20的漏极分别与开关管MN29的漏极、开关管MP21的源极连接，所述开关管MN29的栅极与V_on端连接，源极分别与开关管MN28的栅极和漏极、开关管MP24的漏极连接；所述开关管MP21和MP22的栅极相连并与V_bp2端连接，所述开关管MP21的漏极分别与MP22的漏极、开关管MN30的栅极和漏极连接，所述开关管MN30的栅极还与V_cmfb端连接；所述开关管MP22和MP24的源极均与开关管MP23的漏极连接，所述开关管MP24的栅极与V_op端连接；所述开关管MN23、MN24、MN26、MN28和MN30的源极均接地。采用PMOS输入的折叠共源共栅结构，辅助运放模块A2的结构与辅助运放模块A1类似。由于辅助运放的负载电容比较小，采用开关共模反馈会影响电路的精度，同时要求辅助运放的共模反馈电路工作速度要快，因此采用采用连续时间共模反馈。

其中，V_cmfb为共模反馈电压，V_bn1、V_bn2、V_bp2、V_bp1为偏置电路产生的偏置电压，V_cm为共模电压，V_op为正向输出电压，V_on为反向输出电压，V_in为反向输入电压，V_ip正向输入电压。

对开关电容电流源输出电流在不同时钟频率下进行瞬态仿真，仿真图如图8所示，从图中可以看出，输出电流需要大约10μs时间达到最终稳定值。表1展示了温度对开关电容电流源输出电流的影响，当温度从-40℃变化到80℃时，不同时钟频率下输出电流的变化均小于1.5％，温度特性远远好于基于电阻的偏置电路。图9是输出电流与时钟频率的关系图，可以看出，输出电流与时钟频率成良好的线性关系。图10为负载电容为500fF时运放单位增益带宽与时钟频率的关系图，当时钟频率由100MHz降到10MHz时，单位增益带宽由495.9MHz减小到117.6MHz，运放主电路(包含偏置电路)消耗的电流从1.6mA减小到170μA，显著地降低了运放的功耗，从而提高了ADC在不同采样速率下的效率。表2给出了相应的增益和相位裕度，随着时钟频率的提高，运放的直流增益略有下降，但总体高于98dB；相位裕度变化大，由78°降低到74.1°。

表1 不同温度下开关电容电流源的输出电流

表2 不同时钟频率下的增益和相位裕度

Claims

1.一种单位增益带宽可调的全差分运算放大器，包括两相非交叠时钟产生器、开关电容电流源、偏置电路和运放主电路，其特征在于：所述两相非交叠时钟产生器提供非交叠时钟信号给开关电容电流源和运放主电路；开关电容电流源产生与采样频率相关的参考电流源给偏置电路；偏置电路向主运放模块提供所需的偏置电压。

2.如权利要求1所述的单位增益带宽可调的全差分运算放大器，其特征在于：所述两相非交叠时钟产生器由两条支路并联而成，所述两条支路分别由多个反相器和与门串联而成的；所述两条支路之间还交叉连接，所述两条支路均通过放大器输出时钟信号。

3.如权利要求1所述的单位增益带宽可调的全差分运算放大器，其特征在于：所述开关电容电流源包括开关管MP1～MP2、开关管MN1～MN4、放大器A3、电容C0～C3和电阻R0，所述开关管MN1～MN4的栅极分别与两相非交叠时钟产生器对应的输出端连接，所述开关管MN1的源极与开关管MN3的漏极连接，所述开关管MN2的源极与开关管MN4的漏极连接，所述开关管MN3、MN4的源极分别接地，所述开关管MN3的源极和漏极之间串联有电容C1，所述开关管MN4的源极和漏极之间串联有电容C2；

所述开关管MN1、MN2的漏极相连后通过电容C3接地，所述开关管MN1的漏极还分别与开关管MP1的漏极、放大器A3的同相输入端连接；

所述放大器A3的反相输入端与参考电压Vref端连接，输出端与开关管MP1的栅极连接；所述开关管MP1的栅极通过电阻R0与开关管MP2的栅极连接，所述开关管MP2的栅极还通过电容C0与电源连接，所述开关管MP1、MP2的源极均与电源连接，所述开关管MP2的漏极输出电流到偏置电路。

4.如权利要求1所述的单位增益带宽可调的全差分运算放大器，其特征在于：所述偏置电路包括开关管MP3～MP7、开关管MN5～MN15和输入电流I_ref1～I_ref3，所述开关管MN6、MN7和MN9的漏极分别通过输入电流I_ref1、I_ref2和I_ref3与电源连接，所述开关管MN6的源极与开关管MN7的源极相连后与开关管MN5的漏极连接，所述开关管MN5、MN6的栅极均与开关管MN6的漏极连接；

所述开关管MN7的栅极与漏极相连后与开关管MN9的栅极连接，所述开关管MN9的漏极还分别与开关管MN8、MN10、MN12和MN14的栅极连接后再与V_bn1端连接；所述开关管MN8的漏极与开关管MN9的源极连接；

所述开关管MN9的栅极还分别与开关管MN11、MN13和MN15的栅极连接后再与V_bn2端连接；所述开关管MN11、MN13和MN15的源极分别与开关管MN10、MN12和MN14的漏极对应连接，漏极分别与开关管MP4、MP5和MP6的漏极对应连接；所述开关管MN5、MN8、MN10、MN12和MN14的源极均接地；

5.如权利要求4所述的单位增益带宽可调的全差分运算放大器，其特征在于：所述输入电流I_ref1～I_ref3满足关系式：4I_ref1＝I_ref2＝I_ref3。

6.如权利要求1所述的单位增益带宽可调的全差分运算放大器，其特征在于：所述运放主电路由主运放模块、辅助运放模块A1～A2、开关共模反馈模块串并联而成，所述主运放模块包括开关管MP8～MP15、开关管MN16～MN19，所述开关管MP10、MP14和MP15的源极均与电源连接，所述开关管MP10的漏极与开关管MP11的源极连接，所述开关管MP11的漏极分别与开关管MP8和MP9的源极连接，所述开关管MP8、MP9、MP10和MP11的栅极分别与V_ip端、V_in端、V_pb1端和V_pb2端对应连接；

所述MP8的漏极分别与开关管MN18的漏极、开关管MN16的源极连接后与辅助运放模块A2的输入端连接；所述MP9的漏极分别与开关管MN19的漏极、开关管MN17的源极连接后与辅助运放模块A2的输入端连接；所述开关管MN18和MN19的栅极相连后与V_cmfb端连接，源极接地；所述开关管MN16和MN17的栅极与辅助运放模块A2的输出端对应连接；

7.如权利要求6所述的单位增益带宽可调的全差分运算放大器，其特征在于：所述开关共模反馈模块包括电容C_1-1～C_1-4、电容C_2-1～C_2-2,开关CLK1-1～CLK1-6和开关CLK2-1～CLK2-6，所述开关CLK1-1～CLK1-6由时钟信号CLK1控制，所述开关CLK2-1～CLK2-6由时钟信号CLK2控制；所述电容C_1-1的一端分别通过开关CLK2-1、CLK1-1与V_cm端、V_on端对应连接，另一端分别与V_bn1端、V_cmfb端和电容C_1-2连接，所述电容C_1-1与V_bn1端连接的支路上还串联有开关CLK2-3，所述电容C_1-1与V_cmfb端连接的支路上还串联有开关CLK1-3，所述电容C_1-2的另一端通过开关CLK2-5、CLK1-5分别与V_cm端、V_op端对应连接；

所述V_on端和V_cmfb端之间还串联有电容C_2-1，所述V_cmfb端和V_op端之间还串联有电容C_2-2；

所述电容C_1-3的一端分别通过开关CLK1-2、CLK2-2与V_cm端、V_on端对应连接，另一端分别与V_bn1端、V_cmfb端和电容C_1-4连接，所述电容C_1-3与V_bn1端连接的支路上还串联有开关CLK1-4，所述电容C_1-3与V_cmfb端连接的支路上还串联有开关CLK2-4，所述电容C_1-4的另一端通过开关CLK1-6、CLK2-6分别与V_cm端、V_op端对应连接。

8.如权利要求6所述的单位增益带宽可调的全差分运算放大器，其特征在于：所述辅助运放模块A1包括开关管MN20～MN30、开关管MP16～MP24，所述开关管MP16、MP18、MP20和MP23的源极均与电源连接，所述开关管MP16、MP18的栅极相连后与V_bp1端连接，所述开关管MP16的漏极分别与开关管MN20的漏极、MP17的源极连接，所述MP18的漏极分别与开关管MN21的漏极、MP19的源极连接；所述开关管MN20、MN21共源，且开关管MN20的栅极与V_ip端连接，开关管MN21的栅极与V_in端连接；所述开关管MN22的漏极与开关管MN20的源极连接，源极与开关管MN23的漏极连接，所述开关管MN22和MN23的栅极分别与V_bn2端、V_bn1端对应连接；

所述开关管MP17和MP19的栅极相连并与V_bp2端连接，所述开关管MP17的漏极分别与_Von端、开关管MN25的漏极连接，所述开关管MN25的源极与开关管MN24的漏极连接，所述开关管MP19的漏极分别与_Vop端、开关管MN27的漏极连接，所述开关管MN27的源极与开关管MN26的漏极连接，所述开关管MN25和MN27的栅极相连并与V_bn2端连接，所述开关管MN24和MN26的栅极相连并与V_cmfb端连接；

所述开关管MP20和MP23的栅极相连并与V_bp1端连接，所述开关管MP20的漏极分别与开关管MN29的漏极、开关管MP21的源极连接，所述开关管MN29的栅极与V_on端连接，源极分别与开关管MN28的栅极和漏极、开关管MP24的漏极连接；所述开关管MP21和MP22的栅极相连并与V_bp2端连接，所述开关管MP21的漏极分别与MP22的漏极、开关管MN30的栅极和漏极连接，所述开关管MN30的栅极还与V_cmfb端连接；所述开关管MP22和MP24的源极均与开关管MP23的漏极连接，所述开关管MP24的栅极与V_op端连接；

所述开关管MN23、MN24、MN26、MN28和MN30的源极均接地。