CN107092295A

CN107092295A - 一种高摆率快速瞬态响应ldo电路

Info

Publication number: CN107092295A
Application number: CN201710291748.5A
Authority: CN
Inventors: 明鑫; 魏秀凌; 高笛; 张家豪; 马亚东; 王卓; 张波
Original assignee: University of Electronic Science and Technology of China; Guangdong Electronic Information Engineering Research Institute of UESTC
Current assignee: University of Electronic Science and Technology of China; Guangdong Electronic Information Engineering Research Institute of UESTC
Priority date: 2017-04-28
Filing date: 2017-04-28
Publication date: 2017-08-25
Anticipated expiration: 2037-04-28
Also published as: CN107092295B

Abstract

一种高摆率快速瞬态响应LDO，属于电子电路技术领域。采用跨导线性环结构，包括第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8和第二功率管MN_P2组成的NMOS跨导线性环，第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6和第七PMOS管MP7组成的PMOS跨导线性环，保证了输出发生负载跳变时，能快速响应，同时第一功率管MN_P1和和第二功率管MN_P2形成推挽输出结构保证了大的输出摆率；本发明可为DDR内存芯片提供一种新型的供电方法，还可以有效降低功耗。

Description

一种高摆率快速瞬态响应LDO电路

技术领域

本发明属于电子电路技术领域，具体涉及到一种高摆率快速瞬态响应LDO电路。

背景技术

低压差线性稳压器(LDO)具有低压差、低功耗、低噪声、占用芯片面积小等特点，可应用于电池供电、电源管理等方面。双倍速率同步动态随机存储器DDR内存芯片作为计算机的核心部件，其供电原理如图1所示。内存芯片由电源电压Vdd供电，输出电位经过数据总线(Databus)后输入其它芯片，电阻R₃为总线电阻，电阻R₄为总线终端(Bustermination)电阻。传统供电方式将电阻R₄接地，其功耗更大，响应速度也不够快。

发明内容

本发明的目的是设计一中高摆率快速瞬态响应的LDO，提高驱动级输出摆率，在瞬态切换时为栅极电容的充放电提供极大的充电电流，提高瞬态响应速度，本发明可作为DDR内存芯片的新型供电方式，有效的减小了功耗。

本发明的技术方案为：

一种高摆率快速瞬态响应LDO电路，包括由电流源Ib、第一NMOS管MN1、第二NMOS管MN2、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11、第一PMOS管MP1、第二PMOS管MP2、第八PMOS管MP8、第九PMOS管MP9和第十PMOS管MP10组成的输入级，第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8和第二功率管MN_P2组成的NMOS跨导线性环，第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6和第七PMOS管MP7组成的PMOS跨导线性环，第三NMOS管MN3、第三PMOS管MP3、第十一PMOS管MP11、第十二NMOS管MN12、第一电阻R1、第二电阻R2、第三电阻Rc、密勒补偿电容Cc、输出电容Co和第一功率管MN_P1，

第十NMOS管MN10的栅漏短接并连接第九NMOS管MN9和第十二NMOS管MN12的栅极以及电流源Ib，第八PMOS管MP8的栅漏短接并连接第九NMOS管MN9的漏极、第十PMOS管MP10和第十一PMOS管MP11的栅极，第九PMOS管MP9的栅漏短接并连接第十一NMOS管MN11的漏极和第三PMOS管MP3的栅极，第一NMOS管MN1的栅漏短接并连接第十一NMOS管MN11的栅极和第一PMOS管MP1的漏极，第二NMOS管MN2的栅漏短接并连接第二PMOS管MP2的漏极和第三NMOS管MN3的栅极，第一PMOS管MP1的栅极接基准电压VREF，其源极接第二PMOS管MP2的源极和第十PMOS管MP10的漏极，第三PMOS管MP3、第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10和第十一PMOS管MP11的源极接电源电压VDD，第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11和第十二NMOS管MN12的源极接地；

第四NMOS管MN4的源极连接第三NMOS管MN3和第四PMOS管MP4的漏极以及第八NMOS管MN8的栅极，第七NMOS管MN7的栅源短接并连接第四NMOS管MN4的栅极和第六NMOS管MN6的漏极，第七NMOS管MN7的漏极接第十一PMOS管MP11的漏极，第六NMOS管MN6的栅源短接并连接第五NMOS管MN5的漏极，第八NMOS管MN8的源极接第二功率管MN_P2的栅极，其漏极接电源电压VDD，第二功率管MN_P2的源极、第五NMOS管MN5的栅极和源极接地；

第四PMOS管MP4的源极接第四NMOS管MN4和第三PMOS管MP3的漏极以及第七PMOS管MP7的栅极，第五PMOS管MP5的栅漏短接并连接第六PMOS管MP6的源极，第六PMOS管MP6的栅漏短接并连接第四PMOS管MP4的栅极和第十二NMOS管MN12的漏极，第五PMOS管MP5和第七PMOS管MP7的源极接电源电压VDD；

第一功率管MN_P1的源极连接第二功率管MN_P2的漏极、第二PMOS管MP2的栅极和输出电容Co的一端并作为所述高摆率快速瞬态响应LDO电路的输出端，输出电容Co的另一端接地，第一功率管MN_P1的栅极接第七PMOS管MP7的漏极和第三电阻Rc的一端，第三电阻Rc的另一端通过密勒补偿电容Cc后连接第八NMOS管MN8的栅极，第一电阻R1接在第一功率管MN_P1的栅极和源极之间，第二电阻R2接在第八NMOS管MN8的源极和地之间，第一功率管MN_P1的漏极接电源电压VDD。

具体的，所述第五PMOS管MP5和第六PMOS管MP6的尺寸相同。

具体的，所述第五NMOS管MN5、第六NMOS管MN6和第七NMOS管MN7的尺寸相同。

本发明的有益效果为，设计了一种高摆率快速瞬态响应LDO电路，该LDO电路采用了线性跨导环结构，保证了输出发生负载跳变时，能快速响应，同时第一功率管MN_P1和和第二功率管MN_P2形成推挽输出结构保证了大的输出摆率；该LDO可为DDR内存芯片提供一种新型的供电方法，还可以有效降低功耗。

附图说明

图1为双倍速率同步动态随机存储器DDR的供电模型；

图2为本发明提供的高摆率快速瞬态响应LDO电路的具体电路示意图；

图3为本发明提供的高摆率快速瞬态响应LDO电路的输出级电路；

图4为本发明的LDO环路的波特图。

具体实施方式

下面结合具体实施例和附图详细描述本发明。

本实施例中高摆率快速瞬态响应LDO电路应用与DDR内存芯片的供电，但不限于DDR内存芯片的供电。

本实施例的LDO电路如图2所示，包括由电流源Ib、第一NMOS管MN1、第二NMOS管MN2、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11、第一PMOS管MP1、第二PMOS管MP2、第八PMOS管MP8、第九PMOS管MP9和第十PMOS管MP10组成的输入级，第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8和第二功率管MN_P2组成的NMOS跨导线性环，第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6和第七PMOS管MP7组成的PMOS跨导线性环，第三NMOS管MN3、第三PMOS管MP3、第十一PMOS管MP11、第十二NMOS管MN12、第一电阻R1、第二电阻R2、第三电阻Rc、密勒补偿电容Cc、输出电容Co和第一功率管MN_P1，第十NMOS管MN10的栅漏短接并连接第九NMOS管MN9和第十二NMOS管MN12的栅极以及电流源Ib，第八PMOS管MP8的栅漏短接并连接第九NMOS管MN9的漏极、第十PMOS管MP10和第十一PMOS管MP11的栅极，第九PMOS管MP9的栅漏短接并连接第十一NMOS管MN11的漏极和第三PMOS管MP3的栅极，第一NMOS管MN1的栅漏短接并连接第十一NMOS管MN11的栅极和第一PMOS管MP1的漏极，第二NMOS管MN2的栅漏短接并连接第二PMOS管MP2的漏极和第三NMOS管MN3的栅极，第一PMOS管MP1的栅极接基准电压VREF，其源极接第二PMOS管MP2的源极和第十PMOS管MP10的漏极，第三PMOS管MP3、第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10和第十一PMOS管MP11的源极接电源电压VDD，第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11和第十二NMOS管MN12的源极接地；第四NMOS管MN4的源极连接第三NMOS管MN3和第四PMOS管MP4的漏极以及第八NMOS管MN8的栅极，其连接点为B点，第七NMOS管MN7的栅源短接并连接第四NMOS管MN4的栅极和第六NMOS管MN6的漏极，第七NMOS管MN7的漏极接第十一PMOS管MP11的漏极，第六NMOS管MN6的栅源短接并连接第五NMOS管MN5的漏极，第八NMOS管MN8的源极接第二功率管MN_P2的栅极，其漏极接电源电压VDD，第二功率管MN_P2的源极、第五NMOS管MN5的栅极和源极接地；第四PMOS管MP4的源极接第四NMOS管MN4和第三PMOS管MP3的漏极以及第七PMOS管MP7的栅极，其连接点为A点，第五PMOS管MP5的栅漏短接并连接第六PMOS管MP6的源极，第六PMOS管MP6的栅漏短接并连接第四PMOS管MP4的栅极和第十二NMOS管MN12的漏极，第五PMOS管MP5和第七PMOS管MP7的源极接电源电压VDD；第一功率管MN_P1的源极连接第二功率管MN_P2的漏极、第二PMOS管MP2的栅极和输出电容Co的一端并作为所述高摆率快速瞬态响应LDO电路的输出端，输出电容Co的另一端接地，第一功率管MN_P1的栅极接第七PMOS管MP7的漏极和第三电阻Rc的一端并作为节点DR_T，第三电阻Rc的另一端通过密勒补偿电容Cc后连接第八NMOS管MN8的栅极，第一电阻R1接在第一功率管MN_P1的栅极和源极之间，第二电阻R2接在第八NMOS管MN8的源极和地之间，第一功率管MN_P1的漏极接电源电压VDD。Ib1和Ib2为镜像偏置电流Ib的电流，分别用于提供所在支路的静态电流。

本实施例的电路主要分为三部分：输入级(input stage)、跨导线性环(translinear loop)和输出级(power stage)。输入级采用全差分输入，并将产生的差分输出信号传至后级的跨导线性环结构。PMOS跨导线性环中第五PMOS管MP5和第六PMOS管MP6尺寸相同；NMOS跨导线性环中第五NMOS管MN5、第六NMOS管MN6和第七NMOS管MN7尺寸相同。输出级第一功率管MN_P1和和第二功率管MN_P2形成推挽输出结构。

正常情况下，本实施例中高摆率快速瞬态响应LDO电路的输出电压VTT被箝位到基准电压VREF，保证正常供电。当DDR内存芯片从1逻辑跳到0逻辑时，LDO需要输出一个电流，此时输出电压降低，反馈到差分输入，再输出到后级的线性跨导环，使B点电压降低，第八NMOS管MN8和第二功率管MN_P2截止，第二功率管MN_P2抽取电流减小。同时，A点电压降低，使第四PMOS管MP4截止。对于PMOS跨导线性环：

V_GS5+V_GS6＝V_GS4+V_GS7

其中，V_GS4、V_GS5、V_GS6和V_GS7分别为第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6和第七PMOS管MP7的栅源电压，当第四PMOS管MP4截止时，可知流过第七PMOS管MP7的电流为：

其中，(W/L)_MP5为第五PMOS管MP5的宽长比，(W/L)_MP7为第七PMOS管MP7的宽长比，从上式可知，流过第七PMOS管MP7的电流直接与第七PMOS管MP7的尺寸相关，增大第七PMOS管MP7的尺寸，可直接提高第七PMOS管MP7管流过的电流，可以大大增大对后级第一功率管MN_P1栅电容的驱动能力，保证DDR内存芯片由1逻辑跳到0逻辑时，快速的瞬态响应。同时，I_MP7流过第一电阻R1，可以确定流过第一功率管MN_P1的最大电流为：

其中μ_n为电子迁移率，C_ox为单位面积栅电容，V_TH为NMOS阈值电压，由上式可知，第一功率管MN_P1的最大电流驱动能力与第七PMOS管MP7对第五PMOS管MP5的尺寸比例、电流I_b1大小、电阻R₁以及第一功率管MN_P1自身的尺寸相关，增大第七PMOS管MP7的尺寸，可以增大第一功率管MN_P1管的驱动能力。

当DDR内存芯片从0逻辑跳到1逻辑时，LDO需要抽取一个电流，此时输出电压升高，反馈到差分输入，再输出到后级的线性跨导环，使A点电压上升，第七PMOS管MP7和第一功率管MN_P1截止，第一功率管MN_P1输出电流减小。同时，B点电压上升，使第四NMOS管MN4截止。对于NMOS跨导线性环：

V_GS,MN5+V_GS,MN6+V_GS,MN7＝V_GS,MN4+V_GS,MN8+V_GS,MNP2

当第四NMOS管MN4截止时，有如下结论：

同时，I_MN8流过第二电阻R2，可以确定流过第二功率管MN_P2的最大电流为：

从以上两式可知，流过第八NMOS管MN8的电流与第八NMOS管MN8的尺寸相关，增大第八NMOS管MN8的尺寸，可提高第八NMOS管MN8流过的电流，从而可以大大增大对后级第二功率管MN_P2栅电容的驱动能力，保证DDR内存芯片由0逻辑跳到1逻辑时，快速的瞬态响应。同时，增大第八NMOS管MN8的尺寸，可以增大第二功率管MN_P2的驱动能力。

同时，如图3所示，可以得到本实施例中LDO的输出阻抗为：

其中，为第二功率管MN_P2的输出电阻，r_o,MP7为第七PMOS管MP7的输出电阻，为第一功率管MN_P1的跨导，设计过程中，第一电阻R1电阻取值很大，远大于第七PMOS管MP7的输出电阻r_o,MP7。所以，LDO向外输出电流时：LDO向内抽取电流时：

由图2可以看出，该LDO环路中有几个明显的低频节点：节点A和B处存在较大的电阻，第一功率管MN_P1和第二功率管MN_P2的栅极存在较大的寄生电容，输出节点VTT外挂uF级大电容Co。

在第一功率管MN_P1栅极存在较大的寄生电容，同时该点阻抗较大，存在低频极点：

其中为第一功率管MN_P1栅极寄生电容，虽然第二功率管MN_P2栅极也存在较大的寄生电容，但该点阻抗小，该节点的极点在单位增益带宽GBW以外，所以不考虑该极点。

在输出节点处，存在一个大电容，该节点的低频极点为：

其中，R_VTT为输出节点的输出电阻，交流稳态分析下，跨导线性环中，第四NMOS管MN4和第四PMOS管MP4等效为一个直流电压源，A点和B点的交流电压相等。为了保证环路稳定，在B点和DR_T点引入米勒补偿电容Cc，该电容经过放大在A/B点形成等效大电容，A/B点处此时为低频极点：

A_{A/B-DR_T}＝g_m.,eq·R_{DR_T}

其中，g_m,eq为A/B点到第七PMOS管MP7漏端的等效跨导，R_{DR_T}为第一功率管MN_P1栅端看到的等效阻抗，r_o,MPP1、r_o,MPP1分别为第一功率管MN_P1和第二功率管MN_P2的输出阻抗，g_m,MPP2、g_m,MP7分别为第二功率管MP_P2和第七PMOS管MP7的跨导。同时，米勒补偿电容Cc与第三电阻Rc串联，引入了一个零点：

可以计算得到环路增益:

A_DC＝g_m,MP1/MP2·R_A·G_m,top·R_VTT+g_m,MP1/MP2·R_B·G_m,bottom·R_VTT

＝A_V,top+A_V,bottom

其中A_V,top、A_V,bottom分别为从输入经过A点到输出和经过B点到输出的增益，R_A、R_B分别为A点和B点的等效阻抗，G_m,top、G_m,bottom分别为A点和B点到输出的等效跨导：

综上，整个环路的传输函数为：

A_DC＝A_V,top+A_V,bottom

其中整理后的等效零点为：

如图4所示，环路最终有三个极点一个零点，主极点位于A点，次极点位于输出节点，第一功率管MN_P1栅端极点位于单位增益带宽GBW以外。由次极点的表达式可知，随着负载电流的变化，输出电阻R_VTT变化(随负载电流变小而变大)，所以轻载时输出极点更靠近主极点，环路稳定性最差。零点用于补偿次极点的相移，保证足够的相位裕度，从而保证环路的稳定性。

如图1所示，传统供电方式将电阻R₄接地，假设内存芯片输出数据0和1各占1/2，那么电阻R₃和R₄消耗的能量为：现在将电阻R₄接本实施例的输出电压VTT(Vdd/2)电源处，同样假设内存芯片输出信号0和1各占1/2，那么电阻R₃和R₄消耗的能量为：本实施例中的LDO电路提供一种新型供电方式，可以很好的降低了功耗。同时，内存芯片输出0逻辑时，电源VTT需要向输出节点X灌入电流(Sourcecurrent)，当内存芯片输出1逻辑时，电源VTT需要对输出节点X抽取电流(Sinkcurrent)。本实施例采用跨导线性环结构，提高驱动级输出摆率，在瞬态切换时，为功率管的栅极电容提供极大的充电电流，提高功率级对负载的响应速度。

本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发明的原理，应被理解为本发明的保护范围并不局限于这样的特别陈述和实施例。本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims

1.一种高摆率快速瞬态响应LDO电路，其特征在于，包括由电流源(Ib)、第一NMOS管(MN1)、第二NMOS管(MN2)、第九NMOS管(MN9)、第十NMOS管(MN10)、第十一NMOS管(MN11)、第一PMOS管(MP1)、第二PMOS管(MP2)、第八PMOS管(MP8)、第九PMOS管(MP9)和第十PMOS管(MP10)组成的输入级，第四NMOS管(MN4)、第五NMOS管(MN5)、第六NMOS管(MN6)、第七NMOS管(MN7)、第八NMOS管(MN8)和第二功率管(MN_P2)组成的NMOS跨导线性环，第四PMOS管(MP4)、第五PMOS管(MP5)、第六PMOS管(MP6)和第七PMOS管(MP7)组成的PMOS跨导线性环，第三NMOS管(MN3)、第三PMOS管(MP3)、第十一PMOS管(MP11)、第十二NMOS管(MN12)、第一电阻(R1)、第二电阻(R2)、第三电阻(Rc)、米勒补偿电容(Cc)、输出电容(Co)和第一功率管(MN_P1)，

第十NMOS管(MN10)的栅漏短接并连接第九NMOS管(MN9)和第十二NMOS管(MN12)的栅极以及电流源(Ib)，第八PMOS管(MP8)的栅漏短接并连接第九NMOS管(MN9)的漏极、第十PMOS管(MP10)和第十一PMOS管(MP11)的栅极，第九PMOS管(MP9)的栅漏短接并连接第十一NMOS管(MN11)的漏极和第三PMOS管(MP3)的栅极，第一NMOS管(MN1)的栅漏短接并连接第十一NMOS管(MN11)的栅极和第一PMOS管(MP1)的漏极，第二NMOS管(MN2)的栅漏短接并连接第二PMOS管(MP2)的漏极和第三NMOS管(MN3)的栅极，第一PMOS管(MP1)的栅极接基准电压(VREF)，其源极接第二PMOS管(MP2)的源极和第十PMOS管(MP10)的漏极，第三PMOS管(MP3)、第八PMOS管(MP8)、第九PMOS管(MP9)、第十PMOS管(MP10)和第十一PMOS管(MP11)的源极接电源电压(VDD)，第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第九NMOS管(MN9)、第十NMOS管(MN10)、第十一NMOS管(MN11)和第十二NMOS管(MN12)的源极接地；

第四NMOS管(MN4)的源极连接第三NMOS管(MN3)和第四PMOS管(MP4)的漏极以及第八NMOS管(MN8)的栅极，第七NMOS管(MN7)的栅源短接并连接第四NMOS管(MN4)的栅极和第六NMOS管(MN6)的漏极，第七NMOS管(MN7)的漏极接第十一PMOS管(MP11)的漏极，第六NMOS管(MN6)的栅源短接并连接第五NMOS管(MN5)的漏极，第八NMOS管(MN8)的源极接第二功率管(MN_P2)的栅极，其漏极接电源电压(VDD)，第二功率管(MN_P2)的源极、第五NMOS管(MN5)的栅极和源极接地；

第四PMOS管(MP4)的源极接第四NMOS管(MN4)和第三PMOS管(MP3)的漏极以及第七PMOS管(MP7)的栅极，第五PMOS管(MP5)的栅漏短接并连接第六PMOS管(MP6)的源极，第六PMOS管(MP6)的栅漏短接并连接第四PMOS管(MP4)的栅极和第十二NMOS管(MN12)的漏极，第五PMOS管(MP5)和第七PMOS管(MP7)的源极接电源电压(VDD)；

第一功率管(MN_P1)的源极连接第二功率管(MN_P2)的漏极、第二PMOS管(MP2)的栅极和输出电容(Co)的一端并作为所述高摆率快速瞬态响应LDO电路的输出端，输出电容(Co)的另一端接地，第一功率管(MN_P1)的栅极接第七PMOS管(MP7)的漏极和第三电阻(Rc)的一端，第三电阻(Rc)的另一端通过米勒补偿电容(Cc)后连接第八NMOS管(MN8)的栅极，第一电阻(R1)接在第一功率管(MN_P1)的栅极和源极之间，第二电阻(R2)接在第八NMOS管(MN8)的源极和地之间，第一功率管(MN_P1)的漏极接电源电压(VDD)。

2.根据权利要求1所述的高摆率快速瞬态响应LDO电路，其特征在于，所述第五PMOS管(MP5)和第六PMOS管(MP6)的尺寸相同。

3.根据权利要求2所述的高摆率快速瞬态响应LDO电路，其特征在于，所述第五NMOS管(MN5)、第六NMOS管(MN6)和第七NMOS管(MN7)的尺寸相同。