CN107579713B - 一种新型跨导运算放大器电路 - Google Patents

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陈志勇
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    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45376—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using junction FET transistors as the active amplifying circuit
    • H03F3/45408—Complementary long tailed pairs having parallel inputs and being supplied in parallel
    • H03F3/45417—Folded cascode stages

Abstract

本发明实施例公开了一种新型跨导运算放大器电路，该运算放大器包括相互连接的N型和P型互补输入的循环折叠跨导运算放大器电路以及数据驱动辅助充电支路单元；数据驱动辅助充电支路单元包括电流镜单元和比较控制单元；电流镜单元包括：电流源单元和开关单元；比较控制单元，用于检测N型和P型互补输入的循环折叠跨导运算放大器电路的正负输入端的输入差分信号，并当输入差分信号大于或等于比较控制单元的打开阈值时控制开关单元中相应的开关打开，以使电流源单元经过比较控制单元的输出端为负载充电。通过本发明实施例方案，提高了放大器对负载的响应速度并降低了功耗。

Description

一种新型跨导运算放大器电路
技术领域
本发明实施例涉及微电子学与固体电子学领域，尤指一种新型跨导运算放大器电路。
背景技术
运算放大器是很多模拟电路最重要的模块之一，广泛应用于模数转换电路，滤波器等模拟信号处理电路中，通常决定了高性能开关电容电路能够达到的精度、速度和功耗等指标。在开关电容电路中，负载通常为纯电容性质，此时单级运算跨导放大器OTA优于多级的运算放大器。因此，传统的折叠式运算跨导放大器获得广泛的应用。但是，传统的折叠式OTA具有速度慢、功耗大等缺点，特别是在负载电容较大的时候运算放大器的速度成为制约开关电容电路速度的主要瓶颈。
发明内容
为了解决上述技术问题，本发明实施例提供了一种新型跨导运算放大器电路，能够提高放大器对负载的响应速度并降低功耗。
为了达到本发明实施例目的，本发明实施例提供了一种新型跨导运算放大器电路，该运算放大器包括：相互连接的N型和P型互补输入的循环折叠跨导运算放大器电路以及数据驱动辅助充电支路单元；数据驱动辅助充电支路单元包括电流镜单元和比较控制单元；电流镜单元包括：电流源单元和开关单元；
比较控制单元，用于检测N型和P型互补输入的循环折叠跨导运算放大器电路的正负输入端的输入差分信号，并当输入差分信号大于或等于比较控制单元的打开阈值时控制开关单元中相应的开关打开，以使电流源单元经过比较控制单元的输出端为负载充电。
可选地，N型和P型互补输入的循环折叠跨导运算放大器电路包括：
N型互补输入差分对单元以及与该N型互补输入差分对单元连接的N型偏置电压晶体管单元、N型偏置尾电流晶体管单元和N型共源共栅晶体管对单元；以及，
P型互补输入差分对单元以及与该P型互补输入差分对单元连接的P型偏置电压晶体管单元、P型偏置尾电流晶体管单元和P型共源共栅晶体管对单元。
可选地，
N型互补输入差分对单元包括：第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管；其中，第一NMOS管和第二NMOS管的栅极均与输入差分信号中的第一差分信号VINN相连；第三NMOS管和第四NMOS管的栅极均与输入差分信号中的第二差分信号VINP相连；
N型偏置电压晶体管单元包括：第五NMOS管；第五NMOS管的栅极与第一偏置电压相连，源极接地，漏极与第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管的源极相连。
可选地，
P型互补输入差分对单元包括：第九PMOS管、第十PMOS管、第十一PMOS管和第十二PMOS管；其中，第九PMOS管和第十PMOS管的栅极均与第一差分信号VINN相连；第十一PMOS管和第十二PMOS管的栅极均与第二差分信号VINP相连；
P型偏置尾电流晶体管单元包括：第一PMOS管、第二PMOS管、第三PMOS管和第四PMOS管；其中，第一PMOS管的栅极与第二PMOS管的栅极相连后再与第四NMOS管的漏极相连，第三PMOS管的栅极与第四PMOS管的栅极相连后再与第二NMOS管的漏极相连，第一PMOS管、第二PMOS管、第三PMOS管和第四PMOS管的源极与电源电压相连；
P型共源共栅晶体管对单元包括：第五PMOS管、第六PMOS管、第七PMOS管和第八PMOS管；其中，第五PMOS管的栅极与第六PMOS管的栅极相连后与第二偏置电压相连；第七PMOS管的栅极与第八PMOS管的栅极相连后也与第二偏置电压相连；第五PMOS管的源极与第二PMOS管的漏极相连，第六PMOS管的源极与第三PMOS管的漏极相连，第五PMOS管的漏极与第四NMOS管的漏极相连，第六PMOS管的漏极与第二NMOS管的漏极相连，第七PMOS管的源极与第一NMOS管的漏极相连后再与第一PMOS管的漏极相连，第八PMOS管的源极与第三NMOS管的漏极相连后再与第四PMOS管的漏极相连；
P型偏置电压晶体管单元包括：第十三PMOS管；第十三PMOS管的栅极与共模控制信号相连，源极与电源电压相连，漏极与第九PMOS管、第十PMOS管、第十一PMOS管和第十二PMOS管的源极相连。
可选地，
N型偏置尾电流晶体管单元包括：第六NMOS管、第七NMOS管、第八NMOS管和第九NMOS管；其中第六NMOS管的栅极与第七NMOS管的栅极相连后再与第十二PMOS管的漏极相连，第八NMOS管的栅极与第九NMOS管的栅极相连后再与第十PMOS管的漏极相连，第六NMOS管、第七NMOS管、第八NMOS管和第九NMOS管的源极接地；
N型共源共栅晶体管对单元包括：第十NMOS管、第十一NMOS管、第十二NMOS管和第十三NMOS管；其中，第十NMOS管的栅极与第十一NMOS管的栅极相连后与第三偏置电压相连，第十二NMOS管的栅极与第十三NMOS管的栅极相连后也与第三偏置电压相连，第十NMOS管的源极与第七NMOS管的漏极相连，第十一NMOS管的源极与第八NMOS管的漏极相连，第十NMOS管的漏极与第十二PMOS管的漏极相连，第十一NMOS管的漏极与第十PMOS管的漏极相连，第十二NMOS管的源极与第九PMOS管的漏极相连后再与第六NMOS管的漏极相连，第十三NMOS管的源极与第十一PMOS管的漏极相连后再与第九NMOS管的漏极相连。
可选地，第七PMOS管的漏极和第十二NMOS管的漏极相连输出第一输出差分信号VOUTP，第八PMOS管的漏极和第十三NMOS管的漏极相连输出第二输出差分信号VOUTN，第一输出差分信号VOUTP和第二输出差分信号VOUTN共同构成全差分输出信号。
可选地，
电流源单元包括：第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管和第二十五NMOS管；
开关单元包括：第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管和第二十一NMOS管。
可选地，第十四PMOS管、第十五PMOS管、第十六PMOS管和第十七PMOS管的源极与电源电压相连，第十四PMOS管、第十五PMOS管、第十六PMOS管和第十七PMOS管的栅极接第四偏置电压，第十四PMOS管的漏极与第十四NMOS管的漏极相连，第十五PMOS管的漏极与第十六NMOS管的漏极相连，第十六PMOS管的漏极与第十八NMOS管的漏极相连，第十七PMOS管的漏极与第二十NMOS管的漏极相连，第十四NMOS管的源极与第十五NMOS管的漏极相连后与第二输出差分信号VOUTN的输出端相连，第十六NMOS管的源极与第十七NMOS管的漏极相连后接差分输出端VOUTP，第十八NMOS管的源极与第十九NMOS管的漏极相连后与第二输出差分信号VOUTN的输出端相连，第二十NMOS管的源极与第二十一NMOS管的漏极相连后与第一输出差分信号VOUTP的输出端相连，第十四NMOS管和第十七NMOS管的栅极接第一控制信号VC1，第十五NMOS管和第十六NMOS管的栅极接第二控制信号VC2，第十八NMOS管和第二十一NMOS管的栅极接第三控制信号VC3，第十九NMOS管和第二十NMOS管的栅极接第四控制信号VC4，第十五NMOS管的源极与第二十二NMOS管的漏极相连，第十七NMOS管的源极与第二十三NMOS管的漏极相连，第十九NMOS管的源极与第二十四NMOS管的漏极相连，第二十一NMOS管的源极与第二十五NMOS管的漏极相连，第二十二NMOS管、第二十三NMOS管、第二十四NMOS管和第二十五NMOS管的栅极接第五偏置电压，第二十二NMOS管、第二十三NMOS管、第二十四NMOS管和第二十五NMOS管的源极接地。
可选地，比较控制单元包括：第一比较器、第二比较器、第三比较器和第四比较器。
可选地，
第一比较器的负输入端、第二比较器的正输入端、第三比较器的负输入端和第四比较器的正输入端接第一差分信号VINN；
第一比较器的正输入端、第二比较器的负输入端、第三比较器的正输入端和第四比较器的负输入端接第二差分信号VINP；
第一比较器输出第一控制信号VC1，第二比较器输出第二控制信号VC2，第三比较器输出第三控制信号VC3，第四比较器输出第四控制信号VC4。
本发明实施例包括：该运算放大器包括相互连接的N型和P型互补输入的循环折叠跨导运算放大器电路以及数据驱动辅助充电支路单元；数据驱动辅助充电支路单元包括电流镜单元和比较控制单元；电流镜单元包括：电流源单元和开关单元；比较控制单元，用于检测N型和P型互补输入的循环折叠跨导运算放大器电路的正负输入端的输入差分信号，并当输入差分信号大于或等于比较控制单元的打开阈值时控制开关单元中相应的开关打开，以使电流源单元经过比较控制单元的输出端为负载充电。通过本发明实施例方案，提高了放大器对负载的响应速度并降低了功耗。
本发明实施例的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明实施例而了解。本发明实施例的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明实施例技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明实施例的技术方案，并不构成对本发明实施例技术方案的限制。
图1为本发明实施例的新型跨导运算放大器电路组成框图；
图2为本发明实施例的新型跨导运算放大器电路详细电路结构图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
为了达到本发明实施例目的，本发明实施例提供了一种新型跨导运算放大器电路，如图1所示，该运算放大器可以包括：相互连接的N型和P型互补输入的循环折叠跨导运算放大器电路1以及数据驱动辅助充电支路单元2；数据驱动辅助充电支路单元2包括电流镜单元21和比较控制单元22；电流镜单元21包括：电流源单元211和开关单元212。
比较控制单元22，用于检测N型和P型互补输入的循环折叠跨导运算放大器电路1的正负输入端的输入差分信号，并当输入差分信号大于或等于比较控制单元22的打开阈值时控制开关单元212中相应的开关打开，以使电流源单元211经过比较控制单元22的输出端为负载充电。
在本发明实施例中，为了克服目前折叠式OTA(单级运算跨导放大器)速度慢、功耗大的不足，本发明设计了数据驱动辅助充电低功耗高速运算放大器。本发明目的在于，通过比较器检测输入差分信号，当输入差分信号大于或等于比较器打开阈值时，对放大器的负载辅助充电，提高放大器对负载的响应速度，当输入差分信号小于比较器打开阈值时，数据驱动辅助充电支路被关断，从而节省功耗，此外根据不同的应用需求，可以设置不同比较器的打开阈值及相应支路的电流大小，以动态调整辅助充电的电流，防止过充电与信号超调。通过本发明实施例方案，可以提高诸如高性能模数转换器、滤波器等高性能开关电容电路的速度，避免了传统AB类放大器静态功耗和最大输出电流、交越失真之间的折中关系，与传统A类放大器相比，既具有高速、高线性度的优点，又克服了静态偏置电流大的缺点。
本发明实施例涉及诸如高速模数转换器等高性能开关电容电路中高速跨导运算放大器的设计，可用于模数转换电路、滤波器等模拟信号处理电路的设计。
可选地，N型和P型互补输入的循环折叠跨导运算放大器电路包括：
N型互补输入差分对单元以及与该N型互补输入差分对单元连接的N型偏置电压晶体管单元、N型偏置尾电流晶体管单元和N型共源共栅晶体管对单元；以及，
P型互补输入差分对单元以及与该P型互补输入差分对单元连接的P型偏置电压晶体管单元、P型偏置尾电流晶体管单元和P型共源共栅晶体管对单元。
在本发明实施例中，图2为一个互补输入循环折叠跨导运算放大器与数据驱动辅助充电支路。该互补输入循环折叠OTA与常规OTA不同，其采用了NMOS(N-channelMetal-Oxide-Semiconductor，N沟道金属-氧化物-半导体)管与PMOS(P-channel Metal-Oxide-Semiconductor，P沟道金属-氧化物-半导体)管支路互补输入。
在本发明实施例中，图2中晶体管P1a、P1b、P2a、P2b为P型输入器件，N1a、N1b、N2a、N2b为N型输入器件。VINN和VINP为输入差分信号，VINN加到P1a、P1b、N1a、N1b的栅极，VINP加到P2a、P2b、N2a、N2b的栅极。晶体管P0为P型输入支路P1a、P1b、P2a、P2b提供偏置电流，晶体管N0为N型输入支路N1a、N1b、N2a、N2b提供偏置电流。晶体管N5、N6、N7、N8为P型输入支路的偏置尾电流晶体管，晶体管P5、P6、P7、P8为N型输入支路的偏置尾电流晶体管。晶体管N3、N4、N9、N10为P型输入支路的共源共栅晶体管对，晶体管P3、P4、P9、P10为N型输入支路的共源共栅晶体管对。晶体管P9的漏极和晶体管N9的漏极相连提供一个差分输出VOUTP，晶体管P10的漏极和晶体管N10的漏极相连提供另一个差分输出VOUTN。VOUTP和VOUTN构成全差分输出。晶体管N0的偏置电压为Vb1，晶体管N3、N4、N9、N10的偏置电压为Vb2，晶体管P3、P4、P9、P10的偏置电压为Vb3，晶体管P0的偏置电压则是共模反馈电路中产生的共模控制信号VCMFB。本发明采用的互补循环折叠OTA，P型输入支路的共源共栅晶体管N9、N10和N型输入支路的共源共栅晶体管P9、P10共用了相同的电流，因而更充分地利用了各个支路的电流，提高了运放的单位增益带宽GBW。下面将对图2中各个单元的连接关系进行详细描述。
N型互补输入差分对单元包括：第一NMOS管(N1a)、第二NMOS管(N1b)、第三NMOS管(N2a)、第四NMOS管(N2b)，其中第一NMOS管(N1a)、第二NMOS管(N1b)的栅极都与输入全差分信号中的其中一个差分信号VINN(即第一差分信号VINN)相连，第三NMOS管(N2a)、第四NMOS管(N2b)的栅极都与前述输入全差分信号中的另一个差分信号VINP(第二差分信号VINP)相连。
N型偏置电压晶体管单元包括：第五NMOS管(N0)，该第五NMOS管(N0)栅极接第一偏置电压(Vb1)，源极接地(GND)，漏极接第一NMOS管(N1a)、第二NMOS管(N1b)、第三NMOS管(N2a)和第四NMOS管(N2b)的源极。
P型互补输入差分对单元包括：第九PMOS管(P1a)、第十PMOS管(P1b)、第十一PMOS管(P2a)和第十二PMOS管(P2b)；其中，第九PMOS管(P1a)、第十PMOS管(P1b)的栅极都与输入全差分信号中的其中一个差分信号VINN相连，第十一PMOS管(P2a)、第十二PMOS管(P2b)的栅极都与前述输入全差分信号中的另一个差分信号VINP相连。
P型偏置尾电流晶体管单元包括：第一PMOS管(P5)、第二PMOS管(P6)、第三PMOS管(P7)和第四PMOS管(P8)；其中，第一PMOS管(P5)的栅极与第二PMOS管(P6)的栅极相连后再与第四NMOS管(N2b)的漏极相连，第三PMOS管(P7)的栅极与第四PMOS管(P8)的栅极相连后再与第二NMOS管(N1b)的漏极相连，第一PMOS管(P5)、第二PMOS管(P6)、第三PMOS管(P7)和第四PMOS管(P8)的源极接电源电压(VDD)。
P型共源共栅晶体管对单元包括：第五PMOS管(P3)、第六PMOS管(P4)、第七PMOS管(P9)和第八PMOS管(P10)；其中，第五PMOS管(P3)的栅极与第六PMOS管(P4)的栅极相连后接第二偏置电压(Vb3)，第七PMOS管(P9)的栅极与第八PMOS管(P10)的栅极相连后也接第二偏置电压(Vb3)，第五PMOS管(P3)的源极与第二PMOS管(P6)的漏极相连，第六PMOS管(P4)的源极与第三PMOS管(P7)的漏极相连，第五PMOS管(P3)的漏极与第四NMOS管(N2b)的漏极相连，第六PMOS管(P4)的漏极与第二NMOS管(N1b)的漏极相连，第七PMOS管(P9)的源极与第一NMOS管(N1a)的漏极相连后再与第一PMOS管(P5)的漏极相连，第八PMOS管(P10)的源极与第三NMOS管(N2a)的漏极相连后再与第四PMOS管(P8)的漏极相连。
P型偏置电压晶体管单元包括：第十三PMOS管(P0)；该第十三PMOS管(P0)栅极接共模控制信号(VCMFB)，源极接电源电压(VDD)，漏极接第九PMOS管(P1a)、第十PMOS管(P1b)、第十一PMOS管(P2a)和第十二PMOS管(P2b)的源极。
N型偏置尾电流晶体管单元包括：第六NMOS管(N5)、第七NMOS管(N6)、第八NMOS管(N7)和第九NMOS管(N8)；其中，第六NMOS管(N5)的栅极与第七NMOS管(N6)的栅极相连后再与第十二PMOS管(P2b)的漏极相连，第八NMOS管(N7)的栅极与第九NMOS管(N8)的栅极相连后再与第十PMOS管(P1b)的漏极相连，第六NMOS管(N5)、第七NMOS管(N6)，第八NMOS管(N7)和第九NMOS管(N8)的源极接地(GND)。
N型共源共栅晶体管对单元包括：第十NMOS管(N3)、第十一NMOS管(N4)、第十二NMOS管(N9)和第十三NMOS管(N10)；其中，第十NMOS管(N3)的栅极与第十一NMOS管(N4)的栅极相连后接第三偏置电压(Vb2)，第十二NMOS管(N9)的栅极与第十三NMOS管(N10)的栅极相连后也接第三偏置电压(Vb2)，第十NMOS管(N3)的源极与第七NMOS管(N6)的漏极相连，第十一NMOS管(N4)的源极与第八NMOS管(N7)的漏极相连，第十NMOS管(N3)的漏极与第十二PMOS管(P2b)的漏极相连，第十一NMOS管(N4)的漏极与第十PMOS管(P1b)的漏极相连，第十二NMOS管(N9)的源极与第九PMOS管(P1a)的漏极相连后再与第六NMOS管(N5)的漏极相连，第十三NMOS管(N10)的源极与第十一PMOS管(P2a)的漏极相连后再与第九NMOS管(N8)的漏极相连。
第七PMOS管(P9)的漏极和第十二NMOS管(N9)的漏极相连输出差分信号(VOUTP)，即第一输出差分信号VOUTP；第八PMOS管(P10)的漏极和第十三NMOS管(N10)的漏极相连输出另一个差分信号(VOUTN)，即第二输出差分信号VOUTN；差分信号VOUTP和VOUTN共同构成全差分输出信号。
在本发明实施例中，数据驱动辅助充电支路单元2可以包括电流镜单元21和比较控制单元22；电流镜单元21可以包括：电流源单元211和开关单元212；
可选地，电流源单元211可以包括：第十四PMOS管(MS1)、第十五PMOS管(MS3)、第十六PMOS管(MS5)、第十七PMOS管(MS7)、第二十二NMOS管(MS2)、第二十三NMOS管(MS4)、第二十四NMOS管(MS6)和第二十五NMOS管(MS8)。
开关单元212可以包括：第十四NMOS管(MK1)、第十五NMOS管(MK2)、第十六NMOS管(MK3)、第十七NMOS管(MK4)、第十八NMOS管(MK5)、第十九NMOS管(MK6)、第二十NMOS管(MK7)和第二十一NMOS管(MK8)。
在本发明实施例中，晶体管MS1和MS2、MS3和MS4、MS5和MS6、MS7和MS8构成四组电流源，设置晶体管MS1和MS3有相同的宽长比，MS2和MS4有相同的宽长比，MS5和MS7有相同的宽长比，MS6和MS8有相同的宽长比。晶体管MK1、MK2、MK3、MK4、MK5、MK6、MK7、MK8作为开关以选择性的使电流源接入电路。下面结合图2对电流源单元211和开关单元212的连接关系进行详细描述。
可选地，第十四PMOS管(MS1)、第十五PMOS管(MS2)、第十六PMOS管(MS3)和第十七PMOS管(MS4)的源极与电源电压(VDD)相连，第十四PMOS管(MS1)、第十五PMOS管(MS2)、第十六PMOS管(MS3)和第十七PMOS管(MS4)的栅极接第四偏置电压(Vb4)，第十四PMOS管(MS1)的漏极与第十四NMOS管(MK1)的漏极相连，第十五PMOS管(MS3)的漏极与第十六NMOS管(MK3)的漏极相连，第十六PMOS管(MS5)的漏极与第十八NMOS管(MK5)的漏极相连，第十七PMOS管(MS7)的漏极与第二十NMOS管(MK7)的漏极相连，第十四NMOS管(MK1)的源极与第十五NMOS管(MK2)的漏极相连后与第二输出差分信号VOUTN的输出端相连，第十六NMOS管(MK3)的源极与第十七NMOS管(MK4)的漏极相连后接差分输出端VOUTP，第十八NMOS管(MK5)的源极与第十九NMOS管(MK6)的漏极相连后与第二输出差分信号VOUTN的输出端相连，第二十NMOS管(MK7)的源极与第二十一NMOS管(MK8)的漏极相连后与第一输出差分信号VOUTP的输出端相连，第十四NMOS管(MK1)和第十七NMOS管(MK4)的栅极接第一控制信号VC1，第十五NMOS管(MK2)和第十六NMOS管(MK3)的栅极接第二控制信号VC2，第十八NMOS管(MK5)和第二十一NMOS管(MK8)的栅极接第三控制信号VC3，第十九NMOS管(MK6)和第二十NMOS管(MK7)的栅极接第四控制信号VC4，第十五NMOS管(MK2)的源极与第二十二NMOS管(MS2)的漏极相连，第十七NMOS管(MK4)的源极与第二十三NMOS管(MS4)的漏极相连，第十九NMOS管(MK6)的源极与第二十四NMOS管(MS6)的漏极相连，第二十一NMOS管(MK8)的源极与第二十五NMOS管(MS8)的漏极相连，第二十二NMOS管(MS2)、第二十三NMOS管(MS4)、第二十四NMOS管(MS6)和第二十五NMOS管(MS8)的栅极接第五偏置电压(Vb5)，第二十二NMOS管(MS2)、第二十三NMOS管(MS4)、第二十四NMOS管(MS6)和第二十五NMOS管(MS8)的源极接地(GND)。
可选地，比较控制单元22可以包括：第一比较器(COMP1)、第二比较器(COMP2)、第三比较器(COMP3)和第四比较器(COMP4)。
可选地，第一比较器(COMP1)的负输入端、第二比较器(COMP2)的正输入端、第三比较器(COMP3)的负输入端和第四比较器(COMP4)的正输入端接第一差分信号VINN；
第一比较器(COMP1)的正输入端、第二比较器(COMP2)的负输入端、第三比较器(COMP3)的正输入端和第四比较器(COMP4)的负输入端接第二差分信号VINP；
第一比较器(COMP1)输出第一控制信号VC1，第二比较器(COMP2)输出第二控制信号VC2，第三比较器(COMP3)输出第三控制信号VC3，第四比较器(COMP4)输出第四控制信号VC4。
在本发明实施例中，晶体管MK1和MK4由第一比较器COMP1的输出信号控制，晶体管MK2和MK3由第二比较器COMP2的输出信号控制，晶体管MK5和MK8由第三比较器COMP3的输出信号控制，晶体管MK6和MK7由第四比较器COMP4的输出信号控制。第一比较器COMP1的负输入端、第二比较器COMP2的正输入端、第三比较器COMP3的负输入端和第四比较器COMP4的正输入端接差分输入信号VINN，第一比较器COMP1的正输入端、第二比较器COMP2的负输入端、第三比较器COMP3的正输入端和第四比较器COMP4的负输入端接差分输入信号VINP。第一比较器COMP1和第二比较器COMP2的打开阈值相同，第三比较器COMP3和第四比较器COMP4的打开阈值相同且稍大于第一比较器COMP1和第二比较器COMP2的打开阈值。当输入差分信号较大时，达到大于或等于第三比较器COMP3和第四比较器COMP4的打开阈值时，第一比较器COMP1和第二比较器COMP2的其中一个以及第三比较器COMP3和第四比较器COMP4的其中一个会被触发，输出高电平，控制相应的开关打开，电流经过放大器的差分输出端向负载充电，从而提高电路的速度。随着输入差分信号逐渐减小到小于第三比较器COMP3和第四比较器COMP4的打开阈值时，第三比较器COMP3和第四比较器COMP4输出低电平，晶体管MS5和MS7所在的支路关断，从而减小对负载的辅助充电电流，以避免过充电，防止输出信号超调。当输入差分信号减小到小于第一比较器COMP1和第二比较器COMP2的打开阈值时，第一比较器COMP1和第二比较器COMP2输出低电平，数据驱动辅助充电支路全部关断。
本发明实施例方案包括：该运算放大器包括相互连接的N型和P型互补输入的循环折叠跨导运算放大器电路以及数据驱动辅助充电支路单元；数据驱动辅助充电支路单元包括电流镜单元和比较控制单元；电流镜单元包括：电流源单元和开关单元；比较控制单元，用于检测N型和P型互补输入的循环折叠跨导运算放大器电路的正负输入端的输入差分信号，并当输入差分信号大于或等于比较控制单元的打开阈值时控制开关单元中相应的开关打开，以使电流源单元经过比较控制单元的输出端为负载充电。通过本发明实施例方案，提高了放大器对负载的响应速度并降低了功耗。
本发明实施例的有益效果包括：通过比较器检测闭环放大器正负端虚地状态，比较器的输出电平用于控制开关，可在差分输入信号较大时向放大器的输出端注入电流，提高电路的速度，并且根据应用需求设置不同的比较器打开阈值，可动态调整注入电流的大小，避免过充电与输出信号超调的发生。本发明实施例电路适用于负载电容较大的开关电容电路，如模数转换电路、滤波器等，可提高电路的速度，并降低功耗，提高良率，通过配置满足不同应用需求，符合集成电路目前研究和发展的方向。
虽然本发明实施例所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明实施例。任何本发明实施例所属领域内的技术人员，在不脱离本发明实施例所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明实施例的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (10)

1.一种新型跨导运算放大器电路，其特征在于，所述运算放大器包括：相互连接的N型和P型互补输入的循环折叠跨导运算放大器电路以及数据驱动辅助充电支路单元；所述数据驱动辅助充电支路单元包括电流镜单元和比较控制单元；所述电流镜单元包括：电流源单元和开关单元；
所述比较控制单元，用于检测所述N型和P型互补输入的循环折叠跨导运算放大器电路的正负输入端的输入差分信号，并当所述输入差分信号大于或等于所述比较控制单元的打开阈值时控制所述开关单元中相应的开关打开，以使所述电流源单元经过所述比较控制单元的输出端为负载充电；
其中，当所述输入差分信号大于或等于所述打开阈值时，对所述负载辅助充电，当所述输入差分信号小于所述打开阈值时，所述数据驱动辅助充电支路单元被关断。
2.根据权利要求1所述的新型跨导运算放大器电路，其特征在于，所述N型和P型互补输入的循环折叠跨导运算放大器电路包括：
N型互补输入差分对单元以及与所述N型互补输入差分对单元连接的N型偏置电压晶体管单元、N型偏置尾电流晶体管单元和N型共源共栅晶体管对单元；以及，
P型互补输入差分对单元以及与所述P型互补输入差分对单元连接的P型偏置电压晶体管单元、P型偏置尾电流晶体管单元和P型共源共栅晶体管对单元。
3.根据权利要求2所述的新型跨导运算放大器电路，其特征在于，
所述N型互补输入差分对单元包括：第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管；其中，所述第一NMOS管和所述第二NMOS管的栅极均与所述输入差分信号中的第一差分信号VINN相连；所述第三NMOS管和所述第四NMOS管的栅极均与所述输入差分信号中的第二差分信号VINP相连；
所述N型偏置电压晶体管单元包括：第五NMOS管；所述第五NMOS管的栅极与第一偏置电压相连，源极接地，漏极与所述第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管的源极相连。
4.根据权利要求3所述的新型跨导运算放大器电路，其特征在于，
所述P型互补输入差分对单元包括：第九PMOS管、第十PMOS管、第十一PMOS管和第十二PMOS管；其中，所述第九PMOS管和所述第十PMOS管的栅极均与所述第一差分信号VINN相连；所述第十一PMOS管和所述第十二PMOS管的栅极均与所述第二差分信号VINP相连；
所述P型偏置尾电流晶体管单元包括：第一PMOS管、第二PMOS管、第三PMOS管和第四PMOS管；其中，所述第一PMOS管的栅极与所述第二PMOS管的栅极相连后再与所述第四NMOS管的漏极相连，所述第三PMOS管的栅极与所述第四PMOS管的栅极相连后再与所述第二NMOS管的漏极相连，所述第一PMOS管、所述第二PMOS管、所述第三PMOS管和所述第四PMOS管的源极与电源电压相连；
所述P型共源共栅晶体管对单元包括：第五PMOS管、第六PMOS管、第七PMOS管和第八PMOS管；其中，所述第五PMOS管的栅极与所述第六PMOS管的栅极相连后与第二偏置电压相连；所述第七PMOS管的栅极与所述第八PMOS管的栅极相连后也与所述第二偏置电压相连；所述第五PMOS管的源极与所述第二PMOS管的漏极相连，所述第六PMOS管的源极与所述第三PMOS管的漏极相连，所述第五PMOS管的漏极与所述第四NMOS管的漏极相连，所述第六PMOS管的漏极与所述第二NMOS管的漏极相连，所述第七PMOS管的源极与所述第一NMOS管的漏极相连后再与所述第一PMOS管的漏极相连，所述第八PMOS管的源极与所述第三NMOS管的漏极相连后再与所述第四PMOS管的漏极相连；
所述P型偏置电压晶体管单元包括：第十三PMOS管；所述第十三PMOS管的栅极与共模控制信号相连，源极与所述电源电压相连，漏极与所述第九PMOS管、所述第十PMOS管、所述第十一PMOS管和所述第十二PMOS管的源极相连。
5.根据权利要求4所述的新型跨导运算放大器电路，其特征在于，
所述N型偏置尾电流晶体管单元包括：第六NMOS管、第七NMOS管、第八NMOS管和第九NMOS管；其中所述第六NMOS管的栅极与所述第七NMOS管的栅极相连后再与所述第十二PMOS管的漏极相连，所述第八NMOS管的栅极与所述第九NMOS管的栅极相连后再与所述第十PMOS管的漏极相连，所述第六NMOS管、所述第七NMOS管、所述第八NMOS管和所述第九NMOS管的源极接地；
所述N型共源共栅晶体管对单元包括：第十NMOS管、第十一NMOS管、第十二NMOS管和第十三NMOS管；其中，所述第十NMOS管的栅极与所述第十一NMOS管的栅极相连后与第三偏置电压相连，所述第十二NMOS管的栅极与所述第十三NMOS管的栅极相连后也与所述第三偏置电压相连，所述第十NMOS管的源极与所述第七NMOS管的漏极相连，所述第十一NMOS管的源极与所述第八NMOS管的漏极相连，所述第十NMOS管的漏极与所述第十二PMOS管的漏极相连，所述第十一NMOS管的漏极与所述第十PMOS管的漏极相连，所述第十二NMOS管的源极与所述第九PMOS管的漏极相连后再与所述第六NMOS管的漏极相连，所述第十三NMOS管的源极与所述第十一PMOS管的漏极相连后再与所述第九NMOS管的漏极相连。
6.根据权利要求5所述的新型跨导运算放大器电路，其特征在于，所述第七PMOS管的漏极和所述第十二NMOS管的漏极相连输出第一输出差分信号VOUTP，所述第八PMOS管的漏极和所述第十三NMOS管的漏极相连输出第二输出差分信号VOUTN，所述第一输出差分信号VOUTP和所述第二输出差分信号VOUTN共同构成全差分输出信号。
7.根据权利要求6所述的新型跨导运算放大器电路，其特征在于，
所述电流源单元包括：第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管和第二十五NMOS管；
所述开关单元包括：第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管和第二十一NMOS管。
8.根据权利要求7所述的新型跨导运算放大器电路，其特征在于，所述第十四PMOS管、所述第十五PMOS管、所述第十六PMOS管和所述第十七PMOS管的源极与所述电源电压相连，所述第十四PMOS管、所述第十五PMOS管、所述第十六PMOS管和所述第十七PMOS管的栅极接第四偏置电压，所述第十四PMOS管的漏极与所述第十四NMOS管的漏极相连，所述第十五PMOS管的漏极与所述第十六NMOS管的漏极相连，所述第十六PMOS管的漏极与所述第十八NMOS管的漏极相连，所述第十七PMOS管的漏极与所述第二十NMOS管的漏极相连，所述第十四NMOS管的源极与所述第十五NMOS管的漏极相连后与所述第二输出差分信号VOUTN的输出端相连，所述第十六NMOS管的源极与所述第十七NMOS管的漏极相连后接差分输出端VOUTP，所述第十八NMOS管的源极与所述第十九NMOS管的漏极相连后与所述第二输出差分信号VOUTN的输出端相连，所述第二十NMOS管的源极与所述第二十一NMOS管的漏极相连后与所述第一输出差分信号VOUTP的输出端相连，所述第十四NMOS管和所述第十七NMOS管的栅极接第一控制信号VC1，所述第十五NMOS管和所述第十六NMOS管的栅极接第二控制信号VC2，所述第十八NMOS管和所述第二十一NMOS管的栅极接第三控制信号VC3，所述第十九NMOS管和所述第二十NMOS管的栅极接第四控制信号VC4，所述第十五NMOS管的源极与所述第二十二NMOS管的漏极相连，所述第十七NMOS管的源极与所述第二十三NMOS管的漏极相连，所述第十九NMOS管的源极与所述第二十四NMOS管的漏极相连，所述第二十一NMOS管的源极与所述第二十五NMOS管的漏极相连，所述第二十二NMOS管、所述第二十三NMOS管、所述第二十四NMOS管和所述第二十五NMOS管的栅极接第五偏置电压，所述第二十二NMOS管、所述第二十三NMOS管、所述第二十四NMOS管和所述第二十五NMOS管的源极接地。
9.根据权利要求8所述的新型跨导运算放大器电路，其特征在于，所述比较控制单元包括：第一比较器、第二比较器、第三比较器和第四比较器。
10.根据权利要求9所述的新型跨导运算放大器电路，其特征在于，
所述第一比较器的负输入端、所述第二比较器的正输入端、所述第三比较器的负输入端和所述第四比较器的正输入端接所述第一差分信号VINN；
所述第一比较器的正输入端、所述第二比较器的负输入端、所述第三比较器的正输入端和所述第四比较器的负输入端接所述第二差分信号VINP；
所述第一比较器输出所述第一控制信号VC1，所述第二比较器输出所述第二控制信号VC2，所述第三比较器输出所述第三控制信号VC3，所述第四比较器输出所述第四控制信号VC4。
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